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ALUNAS: Beatriz Andrade RA:

Tamy Okipney RA: 1373467



ELETRNICA DIGITAL 2 - RELATRIO N 01

1. INTRODUO

A eletrnica digital trata apenas de dois nveis de sinal e com eles faz
combinaes de entradas e sadas de acordo com sua lgica. Ela a parte
central dos computadores, sistemas microcontrolados, etc.
Existem circuitos digitais especiais que podem fazer contagens,
armazenar dados (memria) ou at mesmo processar informaes.
No experimento descrito neste relatrio, objetivou-se estudar as
caractersticas de Latchs e Flip-flops, de forma a complementar o que foi visto
em sala de aula. Tais dispositivos foram montados a partir de portas lgicas,
comeando pelo Latch RS e terminando em um circuito registrador de
deslocamento.

2. FUNDAMENTAO TERICA

Os circuitos digitais podem ser divididos em duas categorias:
combinacionais e seqenciais. Nos circuitos combinacionais, a sada depende
nica e exclusivamente da combinao das entradas, sendo indiferentes as
condies em que este circuito operava anteriormente (atemporal). J nos
circuitos seqenciais, os estados influenciam na sada do mesmo,
apresentando componentes que possuem capacidade de armazenamento de
informao.
Neste experimento foram trabalhados os dispositivos de
armazenamento temporrio Latch e Flip-flop. A principal diferena entre estes
se d pela condio de mudana de estado. Ambos so dispositivos biestveis
(dois estados estveis) e que utilizam uma configurao de realimentao,
onde as sadas so ligadas s entradas opostas. As sadas consistem de uma
sada normal e uma sada invertida (valor oposto ao da sada normal).

3. PROCEDIMENTOS EXPERIMENTAIS

3.1 Materiais utilizados

Para os experimentos desta aula fora utilizados os seguintes
materiais:
- Mdulo de eletrnica digital EXTO;
- CIs 7400, 7402, 7404, 7408, 4027, 7476 e 74112;
- Jumpers;

3.2 Experimentos realizados

3.2.1 Item 1

O Latch RS consiste de duas entradas (SET que define a sada Q com
nvel lgico alto e RESET que define a sada Q com nvel lgico baixo). Seu
circuito pode ser construdo conforme item 1.


Foi montado um latch RS com portas NAND, como mostra a figura 1.


Figura 1 Latch RS/NAND

Foram testadas todas as combinaes de entrada e registrados os
valores de sada. Desta forma obteve-se a tabela 1.


Tabela 1 Tabela verdade Latch NAND
S R


0 0 Invlido
0 1 1 0
1 0 0 1
1 1

A


DIAGRAMA DE ESTADOS


Depois foi montado o latch RS com portas NOR, como mostra a figura 2.

Figura 2 Latch RS/NOR


Foram testadas todas as combinaes de entrada e registrados os
valores de sada. Desta forma obteve-se a tabela 2.

Tabela 2 Tabela verdade latch NOR
S R


0 0

A

0 1 0 1
1 0 1 0
1 1 Invlido


DIAGRAMA DE ESTADOS


3.2.2 Item 2

Alm destes acima, pode-se adicionar uma entrada de habilitao (que
servir como CLOCK). O circuito do Latch RS com entrada de habilitao foi
testado no item 2.

Escolhendo o latch RS com portas NOR foi acrescentado o controle
utilizando portas AND, como mostra a figura 3.


Figura 3 Latch com clock

Utilizando um Clock manual para deteco dos valores de sada
preencheu-se a tabela 3 com os valores medidos.

Tabela 3 Tabela verdade latch com clock
S R
CLK
0 0

1
0 1 1 1
1 0 0 1
1 1
Inv.
1

DIAGRAMA DE ESTADOS

3.2.3 Item 3

O circuito do item 2 s possui uma diferena para o Flip-flop RS: ele
sensvel a nvel lgico de entrada, e no s suas mudanas (bordas). Para
transform-lo, basta adicionar ento um detector de borda, que consiste em
colocar uma porta AND com as entradas curto-circuitadas tendo uma das
entradas um inversor.

Ento foi implementado o detector de borda de subida conforme a
figura 4.


Figura 4 Flip Flop RS

Aps montagem do circuito o clock foi ligado um gerador de
freqncia e, assim, pode-se extrair a tabela verdade, conforme tabela 4.
Tabela 4 - Flip Flop RS
S R
CLK
0 0


1 0 1
0 1 0
1 1
Inv.


DIAGRAMA DE ESTADOS


3.2.4 Item 4


Para se eliminar o estgio indesejado, mantendo o estgio de memria,
foi cascateado duas portas AND na entrada, obtendo-se um AND de trs
entradas, uma entrada R e S, uma entrada na porta NOR e uma entrada ligada
s sadas Q e Q. Conforme mostra a figura 5.


Figura 5 Eliminando o estgio indesejado

Com o circuito montado foi extrada a tabela verdade, conforme tabela 5.
Tabela 5 Tabela Verdade FF RS
R S
CLK
0 0 Q
1 0 1
0 1 0
1 1
Q
A

DIAGRAMA DE ESTADOS

3.2.5 Item 5

A partir do item anterior foi obtido um flip-flop tipo D.
O flip-flop D possui uma entrada, que ligada diretamente sada
quando o clock mudado. Independentemente do valor atual da sada, ele ir
assumir o valor 1 se D = 1 quando o clock for mudado ou o valor 0 se D = 0
quando o clock for mudado. Conforme mostra a figura 6.


Figura 6 Flip Flop tipo D

Com o circuito montado a sua tabela verdade foi extrada.

Tabela 6 Tabela verdade FF tipo D
D Q CLK
0 0
1 1

DIAGRAMA DE ESTADOS


3.2.6 Item 6

A partir do item anterior foi obtido o flip flop tipo T.
Um FF tipo T, que nada mais do que um flip-flop JK com as entradas J
e K em curto, eliminando assim parte da tabela verdade onde as entradas J e K
so diferentes. Dizemos que quando T = 1, o flip-flop est em Toggle Mode
(Modo de Comutao) onde a cada subida do clock, a sada apresenta um
estado complementar ao anterior.
A figura 7 mostra o FF tipo T.



Figura 7 - Flip Flop tipo T


Com o circuito montado a tabela verdade foi extrada.

Tabela 7 Tabela verdade FF tipo T
T Q CLK
0 Q
1 Q
A



DIAGRAMA DE ESTADOS


3.2.7 Item 7

a) Utilizando o CI 4027 foi montado o flip flop JK conforme a figura 8.



Figura 8 FF JK

A sua tabela verdade foi extrada, conforme tabela 8.
Tabela 8 FF JK
J K CLK Q
0 0 Q
1 0 1
0 1 0
1 1 Q


b) Para obter o FF tipo D a partir do CI 4027 s curto circuitar as
entradas e colocar um inversor entre elas. Conforme figura 9.


Figura 9 FF D com CI 4027
A tabela verdade para este circuito a mesma obtida no item 5, que foi
implementada a partir do latch RS com portas NOR.

c) Para se obter um FF tipo T a partir do CI 4027 basta curto-circuitar as
entradas, conforme figura 10.

Figura 10 FF T CI 4027

A tabela verdade do FF T a mesma do item 6.

d) Agora, cascateando 2 Flip Flops, conforme a figura 11, podemos
observar que os FF JK esto com ambas entradas J e K
permanentemente em nvel alto, estando configuradas portanto como
FF tipo T. Cada FF disparado pela sada Q do FF anterior.

Figura 11 Divisor de freqncia /2




e) Inicialmente, supem-se as sadas zeradas. Aplica-se um pulso de
clock no primeiro flip flop,cuja mudana de estado na sada ocorrer
na descida do clock. O flip-flop seguinte mudar o nvel lgico na
sada sempre que ocorrer a mudana (descida do clock) de nvel
lgico no flip-flop anterior. O diagrama de tempo, figura 13, ilustra
melhor a seqncia de funcionamento do contador. Aps o 16 pulso
de clock, o contador ir reiniciar a contagem. Observa-se que este
circuito possui tambm a caracterstica de divisor de freqncia por
2, 4, 8 e 16.


Figura 12 Diagrama de tempo contador2

f) Nesse item foi implementado o circuito da figura 13, e depois de
analisarmos as sadas Q0, Q1, Q2 e Q3 podemos ver que um circuito
contador assncrono, pois h sinal de clock apenas no primeiro flip-
flop, os outros utilizam a sada do anterior para o clock.
O mdulo de um circuito contador asscrono sua capacidade de
contagem. Neste caso, por ter 4 flip-flops este circuito poderia contar at 15,
porm podemos observar que h uma porta NAND ligada as entradas
CLR(clear), ou seja esta porta NAND se torna um limitador de
mdulo/contagem.
As entradas da porta NAND esto ligadas a sada Q1 e a sada Q3,
devido tabela verdade da NAND quando as duas sadas forem altas, entrada
CLR ativada e zera os flips-flops. Portanto o contador quando chegar em
1010 zerado, 1010 10 em binrio, ento como ele s conta at 10 seu
mdulo igual a 10.


Figura 13 Contador assncrono de mdulo 10


3.2.8 Item 8

No item 8 foi analisado o circuito da figura 14.

Figura 14 Registrador de deslocamento

a) O circuito acima um registrador de deslocamento.
Estes circuitos podem deslocar uma informao (bit) aplicada na entrada
de uma posio a cada pulso de clock. Por exemplo, o bit 1 aplicado na
entrada aparece na sada do primeiro flip-flop no primeiro pulso de clock,
depois desloca-se, aparecendo na sada do segundo flip-flop no segundo
pulso de clock e assim por diante, at aparecer na sada do final da
sequncia, conforme mostra a figura 15.



Figura 15 Sequncia de transferncias dos bits conforme os pulsos do clock

Chegamos cocluso que para armazenar um dado de 4 bits num
registrador devemos aplicar 4 pulsos de clock e para ler em sequncia, mais 4
pulsos de clock.
Para apagar os dados registrados num registrador de deslocamento,
como o indicado, basta aplicar um pulso na entrada CLEAR. Todos os flip-flops
tero suas sadas levadas ao nvel baixo ou 0.

b) Se acaso no tiver FF tipo D disponveis para montar o regitrador pode-
se usar FF JK confeccionando, a partir deles, os FF tipo D. O circuito
ficaria como mostra a figura 16.




Figura 16 Regitrador a partir FF JK

c) Supondo que apliquemos, em sequncia, na entrada de um registrador
como o indicado, os nveis 0101, teremos a seguinte sequncia, figura
17, de condies de sada para os flip flops de um registrador que use 4
deles:


Figura 17 Sequncia de bit

Veja ento que no quinto pulso de clock, o primeiro pulso de clock, o
primeiro nvel lgico, aparece na sada do ltimo flip-flop (FF4) e se lermos a
sada dos flip-flops ter registrado os nveis aplicados na entrada: 0101.