Prof. Dr.

Abel Guilhermino da Silva Filho

Arquitetura de Computadores, PPGEC/DSC/EPP/UPE
Organizao de memria
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TIPOS DE MEMRIA
Volteis : DRAM (memria principal) e CACHE SRAM
No-volteis
ROM Memria somente de leitura
PROM ROM Programvel (apenas 1 vez)
EPROM PROM Apagvel
EEPROM ROM Programvel e apagvel eletricamente
UVEPROM - ROM Programvel e apagvel por Ultra
Violeta
No Vlteis : Magnticos : disco flexvel e disco rgido
pticos : CD (compact disc)
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Memria - Organizao
3 organizaes de memria com 96 bits
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Organizao dos Bytes na memria
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Emprego da memria Cache
Ao longo dos anos, a diferena de velocidade
entre o processador e a memria principal est
se agravando, sempre aumentando
independentemente das pesquisas para
resolver o problema.
A maneira mais eficiente de se enfrentar este
problema o uso de memrias cache
A memria cache trabalha em alta velocidade e
armazena poucos dados comparada memria
principal.
O problema econmico (cache cara) e no
tecnolgico (cache rpida)
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Sistema bsico de memria
CPU
Memria
Principal
Memria
Secundria
Barramento
de memria
Barramento
de E/S
Alto desempenho!
CPU
Memria
Principal
Memria
Secundria
Barramento
de memria
Barramento
de E/S
Cache
Barramento
Da CPU
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Hierarquia de memria
Tempo de
Acesso
(aumenta)
Regis
tradores
Cache
Memria principal
Disco Magntico
Fita Disco ptico
Capacidade de
Memria
(Diminui)
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Mem
Mem

ria
ria
Cache
Cache
-
-
Tecnologia
Tecnologia
SRAM:
Construda com Flip-flops tipo D
Muito rpida mas ocupa mais espao no chip do que
a memria DRAM (4 to 6 transistores)
DRAM:
Valor armazenado como uma carga de capacitor
(deve ser refrescada) dispositivos CMOS
Ocupa pouco espao porm mais lenta do que a
memria SRAM
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Nveis de cache
A maioria dos sistemas atuais utilizam mais de
um nvel de cache
L1 L1 - - I I
Cache Cache L2 L2
Unificada Unificada
Cache Cache L3 L3
Unificada Unificada
(SRAM) (SRAM)
Mem Mem ria ria
principal principal
(DRAM) (DRAM)
Controladoras Controladoras
Inv Inv lucro do processador lucro do processador
Chip Chip
processador processador
L1 L1 - - D D
Placa me Placa me
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Nveis de cache
Cache de nvel 1 (L1)
Geralmente dividida para instrues e dados
Fica localizada no mesmo chip do processador
Tamanho variando entre: 16 kB 64 kB
Cache de nvel 2 (L2)
Fica num chip separado do processador, mas no
mesmo encapsulamento
Tamanho variando entre: 512 kB 1 MB
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Nveis de cache
Cache de nvel 3 (L3)
Fica localizada na placa me
Contm alguns MBytes
Construda com tecnologia SRAM
Os nveis funcionam de modo inclusivo,
ou seja, o contedo do nvel 1 est
contido no nvel 2, o contedo do nvel 2
est contido no nvel 3.
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Ideal : Memria rpida e barata
Soluo : Utilizao do Princpio da Localidade
Princpio da Localidade : Referncias memria feitas em
qualquer intervalo curto de tempo tendem a usar apenas uma
pequena frao da memria. A idia geral que, quando uma
palavra referenciada, ela trazida da memria lenta (RAM)
para a memria rpida (CACHE)
Princpio da Localidade Temporal : Tender a ser
referenciada em breve novamente (loops)
Princpio da Localidade Espacial : Items prximos tendem a
ser referenciados em breve (programa sequencial)
Caractersticas
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Caches mapeadas diretamente
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Caches mapeadas diretamente
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Caches mapeadas diretamente
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Reduz custo pois evita a pesquisa, Aumenta a taxa de falha,
mais simples, mais barato para se construir, tem tempo de
acesso mais rpido por causa da indexao.
Uma palavra s pode ser armazenada em exatamente uma
posio de memria
Ruim quando o processador fizer referncias a posies de
memria espaadas exatamente do tamanho da cache.
Nmero do slotfacilmente calculado pelo nmero do bloco
Exemplo : n do slot = (Endereo da memria) / Tamanho do
bloco mdulo (nmero de slots)
Logo: N slot = A/4 mdulo 1024
Caches mapeadas diretamente
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Clculo do nmero do bloco = Endereo / Tamanho do bloco (fcil)
Procura do bloco na cache = pesquisa linear (difcil) ou uso de hardware comparador (caro)
Cache Completamente Associativa
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Cache Completamente Associativa
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uma soluo hbrida a qual poder ser transformada na cache associativa se n
de slots igual a 1; caso o n de entradas seja 1, ser transformada no cache por
mapeamento direto. Logo os caches associativos e de mapeamento direto so casos
especiais do cache associativo por conjunto.
Caches associativas por conjunto
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Estratgias : Write through e Copy back
Write through : Quando uma palavra escrita no cache ela
imediatamente escrita de volta memria (maior confiabilidade
maior trfego no barramento)
Copy back : No atualiza a memria quando o cache alterado. A
memria somente atualizada quando a entrada expurgada do
cache.(mais rpida maior complexidade)
Se leituras >> escritas write through
Se escritas >> leituras copy back
Pol Pol Pol Pol tica de Aloca tica de Aloca tica de Aloca tica de Aloca o o o o
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Algoritmos de Substituio
Quando a memria cache est cheia e um novo bloco
trazido para ela, algum bloco existente deve ser substitudo
para dar lugar ao novo.
Para o caso de mapeamento direto, isso fcil, uma vez que cada
bloco da MP tem pr-determinado a sua posio na cache, no
havendo qualquer outra alternativa.
Para mapeamentos associativos e por conjunto necessitam de
algum algoritmo para determinar qual o bloco que deixar a cache
para que o novo bloco seja armazenado
Para que o processo seja feito rpido, isso implementado em hw.
LRU (Least Recently Used): substituiremos o bloco que est no
conjunto que no usado a mais tempo. Cada linha inclui um bit a mais,
chamado bit de USO.
FIFO (First In First Out): bem simples, o primeiro bloco a ser
armazenado ser o primeiro a ser substitudo
LFU (Least Frequently Used): o algoritmo substituir o bloco que foi
utilizado menos vezes. Pode-se colocar um contador em cada uma das
cache para obter esta informao.
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Concluses!
Algum poderia resumir??!!
Vimos os captulos 1, 2 e 4 do Stallings!!!