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1121037 Dise no L ogico 13-O


Eduardo Rodrguez Martnez
Departamento de Electronica
Divisi on de Ciencias Basicas e Ingeniera
Universidad Aut onoma Metropolitana
Unidad Azcapotzalco
Email: erm@correo.azc.uam.mx
Sitio Web: http://kali.azc.uam.mx/erm/
Ocina: Laboratorio de Sistemas Neurodifusos (G313)
Presentacion
Presentaci on
Metas y Objetivos
Contenido
Bibliografa
Tema 1
Tema 2
Tema 3
Tema 4
Tema 5
Tema 6
Tema 7
Tema 8
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Inicio del curso: 26 de Agosto del 2013
Fin del curso: 12 de Noviembre del 2013
Grupo: CEL04 y CEL83
Salon de clase: F307 y E311
Dias y hora de clase: Lunes, Martes, Jueves y Viernes de
10:00 a 11:30 y de 17:30 a 19:00
Asesoras: Martes y Miercoles de 13:00 a 14:30
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Inicio del curso: 26 de Agosto del 2013
Fin del curso: 12 de Noviembre del 2013
Grupo: CEL04 y CEL83
Salon de clase: F307 y E311
Dias y hora de clase: Lunes, Martes, Jueves y Viernes de
10:00 a 11:30 y de 17:30 a 19:00
Asesoras: Martes y Miercoles de 13:00 a 14:30
Evaluacion: 50 % Examenes, 50 % Tareas.
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Inicio del curso: 26 de Agosto del 2013
Fin del curso: 12 de Noviembre del 2013
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Dias y hora de clase: Lunes, Martes, Jueves y Viernes de
10:00 a 11:30 y de 17:30 a 19:00
Asesoras: Martes y Miercoles de 13:00 a 14:30
Evaluacion: 50 % Examenes, 50 % Tareas.
Tres examenes parciales: 19 de Septiembre, 14 de
Octubre, y 8 de Noviembre.
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Inicio del curso: 26 de Agosto del 2013
Fin del curso: 12 de Noviembre del 2013
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Salon de clase: F307 y E311
Dias y hora de clase: Lunes, Martes, Jueves y Viernes de
10:00 a 11:30 y de 17:30 a 19:00
Asesoras: Martes y Miercoles de 13:00 a 14:30
Evaluacion: 50 % Examenes, 50 % Tareas.
Tres examenes parciales: 19 de Septiembre, 14 de
Octubre, y 8 de Noviembre.
Tres problemarios: Entrega el da del examen parcial.
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Inicio del curso: 26 de Agosto del 2013
Fin del curso: 12 de Noviembre del 2013
Grupo: CEL04 y CEL83
Salon de clase: F307 y E311
Dias y hora de clase: Lunes, Martes, Jueves y Viernes de
10:00 a 11:30 y de 17:30 a 19:00
Asesoras: Martes y Miercoles de 13:00 a 14:30
Evaluacion: 50 % Examenes, 50 % Tareas.
Tres examenes parciales: 19 de Septiembre, 14 de
Octubre, y 8 de Noviembre.
Tres problemarios: Entrega el da del examen parcial.
Evaluacion global: 12 de Noviembre (Exencion si el
promedio de los globales es aprobatorio).
Metas y Objetivos
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Metas y
Objetivos
Contenido
Bibliografa
Tema 1
Tema 2
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Tema 4
Tema 5
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Abordar problemas de dise no de sistemas digitales de
complejidad media y de alta velocidad (no solo circuitos).
Metas y Objetivos
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Abordar problemas de dise no de sistemas digitales de
complejidad media y de alta velocidad (no solo circuitos).
Aprender a utilizar una herramienta de dise no asistido por
computadora (CAD por sus siglas en ingles).
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Abordar problemas de dise no de sistemas digitales de
complejidad media y de alta velocidad (no solo circuitos).
Aprender a utilizar una herramienta de dise no asistido por
computadora (CAD por sus siglas en ingles).
Implementar dise nos mediante logica programable.
Metas y Objetivos
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Tema 2
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Abordar problemas de dise no de sistemas digitales de
complejidad media y de alta velocidad (no solo circuitos).
Aprender a utilizar una herramienta de dise no asistido por
computadora (CAD por sus siglas en ingles).
Implementar dise nos mediante logica programable.
Aprender a leer e interpretar hojas de especicaciones.
Metas y Objetivos
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Abordar problemas de dise no de sistemas digitales de
complejidad media y de alta velocidad (no solo circuitos).
Aprender a utilizar una herramienta de dise no asistido por
computadora (CAD por sus siglas en ingles).
Implementar dise nos mediante logica programable.
Aprender a leer e interpretar hojas de especicaciones.
Conocer el funcionamiento de distintos bloques de dise no
digital (e.g. memorias, circuitos aritmeticos, contadores y
registros).
Metas y Objetivos
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Objetivos
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Tema 2
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Abordar problemas de dise no de sistemas digitales de
complejidad media y de alta velocidad (no solo circuitos).
Aprender a utilizar una herramienta de dise no asistido por
computadora (CAD por sus siglas en ingles).
Implementar dise nos mediante logica programable.
Aprender a leer e interpretar hojas de especicaciones.
Conocer el funcionamiento de distintos bloques de dise no
digital (e.g. memorias, circuitos aritmeticos, contadores y
registros).
Adquirir una tecnica basica de pruebas en un sistema digital
complejo.
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Metas y Objetivos
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1. Sistemas numericos y c odigos 4.5 hrs
2. Circuitos combinacionales 9.0 hrs
3. Modelado usando lenguaje de descripcion de
hardware (HDL por sus siglas en ingles) a nivel
de transferencia de registros (RTL por sus siglas
en ingles)
4.5 hrs
4. Bloques combinacionales 7.5 hrs
5. Fundamentos de dispositivos programables 4.5 hrs
6. Cerrojos y ip ops 7.5 hrs
7. Registros, contadores y memorias 7.5 hrs
8. Dise no de maquinas de estado algortmicas 6.0 hrs
9. Dise no de sistemas secuenciales (controladores
y microprogramacion)
7.5 hrs
Bibliografa
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Metas y Objetivos
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Morris M. Mano, Fundamentos de dise no logico y de
computadoras, Editorial Pearson Education, 3a Edicion,
2005.
Stephen Brown and Zvonko Vranesic, Fundamentos de
logica digital con dise no VHDL, Editorial Mc Graw Hill,
2006.
Ronald Tocci, Neal Widmer, Gregory Moss, Sistemas
digitales: Principios y aplicaciones, Editorial Pearson
Education, 10a Edicion, 2007.
Isaac B. Schnadower, Fundamentos de dise no digital y
VHDL, Editorial UAM, 2012.
Tema 1 - Sistemas numericos y c odigos - (4.5 hrs)
Presentaci on
Tema 1
Contenido
Introduccion a los
sistemas digitales
Sistemas numericos
Codigos binarios
N umeros binarios
con signo
Tema 2
Tema 3
Tema 4
Tema 5
Tema 6
Tema 7
Tema 8
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1. Introducci on a los sistemas digitales.
1.1 Caractersticas y ejemplos de se nales analogicas y digitales.
1.2 Se nal analogica vs. se nal digital.
2. Sistemas numericos.
2.1 Sistema decimal, binario, octal y hexadecimal.
2.2 Conversion entre bases.
2.3 Codigos binarios.
2.3.1 Codigo decimal binario (BCD).
2.3.2 Codigo Grey.
2.3.3 Codigo de caracteres ASCII.
2.3.4 Bit de paridad.
2.4 Representaci on de n umeros binarios con signo.
2.4.1 Signo magnitud.
2.4.2 Complemento a 1.
2.4.3 Complemento a 2.
Tema 1 - Sistemas numericos y c odigos - (4.5 hrs)
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Tema 1
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Introduccion a los
sistemas digitales
Sistemas numericos
Codigos binarios
N umeros binarios
con signo
Tema 2
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Tema 7
Tema 8
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1. Introducci on a los sistemas digitales.
1.1 Caractersticas y ejemplos de se nales analogicas y digitales.
1.2 Se nal analogica vs. se nal digital.
2. Sistemas numericos.
2.1 Sistema decimal, binario, octal y hexadecimal.
2.2 Conversion entre bases.
2.3 Codigos binarios.
2.3.1 Codigo decimal binario (BCD).
2.3.2 Codigo Grey.
2.3.3 Codigo de caracteres ASCII.
2.3.4 Bit de paridad.
2.4 Representaci on de n umeros binarios con signo.
2.4.1 Signo magnitud.
2.4.2 Complemento a 1.
2.4.3 Complemento a 2.
Tema 1 - Sistemas numericos y c odigos - (4.5 hrs)
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Tema 1
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Introduccion a los
sistemas digitales
Sistemas numericos
Codigos binarios
N umeros binarios
con signo
Tema 2
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Tema 6
Tema 7
Tema 8
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1. Introducci on a los sistemas digitales.
1.1 Caractersticas y ejemplos de se nales analogicas y digitales.
1.2 Se nal analogica vs. se nal digital.
2. Sistemas numericos.
2.1 Sistema decimal, binario, octal y hexadecimal.
2.2 Conversion entre bases.
2.3 Codigos binarios.
2.3.1 Codigo decimal binario (BCD).
2.3.2 Codigo Grey.
2.3.3 Codigo de caracteres ASCII.
2.3.4 Bit de paridad.
2.4 Representaci on de n umeros binarios con signo.
2.4.1 Signo magnitud.
2.4.2 Complemento a 1.
2.4.3 Complemento a 2.
Tema 1 - Sistemas numericos y c odigos - (4.5 hrs)
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Tema 1
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Introduccion a los
sistemas digitales
Sistemas numericos
Codigos binarios
N umeros binarios
con signo
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Tema 8
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1. Introducci on a los sistemas digitales.
1.1 Caractersticas y ejemplos de se nales analogicas y digitales.
1.2 Se nal analogica vs. se nal digital.
2. Sistemas numericos.
2.1 Sistema decimal, binario, octal y hexadecimal.
2.2 Conversion entre bases.
2.3 Codigos binarios.
2.3.1 Codigo decimal binario (BCD).
2.3.2 Codigo Grey.
2.3.3 Codigo de caracteres ASCII.
2.3.4 Bit de paridad.
2.4 Representaci on de n umeros binarios con signo.
2.4.1 Signo magnitud.
2.4.2 Complemento a 1.
2.4.3 Complemento a 2.
Tema 1 - Sistemas numericos y c odigos - (4.5 hrs)
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Tema 1
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Introduccion a los
sistemas digitales
Sistemas numericos
Codigos binarios
N umeros binarios
con signo
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Tema 6
Tema 7
Tema 8
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1. Introducci on a los sistemas digitales.
1.1 Caractersticas y ejemplos de se nales analogicas y digitales.
1.2 Se nal analogica vs. se nal digital.
2. Sistemas numericos.
2.1 Sistema decimal, binario, octal y hexadecimal.
2.2 Conversion entre bases.
2.3 Codigos binarios.
2.3.1 Codigo decimal binario (BCD).
2.3.2 Codigo Grey.
2.3.3 Codigo de caracteres ASCII.
2.3.4 Bit de paridad.
2.4 Representaci on de n umeros binarios con signo.
2.4.1 Signo magnitud.
2.4.2 Complemento a 1.
2.4.3 Complemento a 2.
Tema 1 - Sistemas numericos y c odigos - (4.5 hrs)
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Codigos binarios
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con signo
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Tema 8
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1. Introducci on a los sistemas digitales.
1.1 Caractersticas y ejemplos de se nales analogicas y digitales.
1.2 Se nal analogica vs. se nal digital.
2. Sistemas numericos.
2.1 Sistema decimal, binario, octal y hexadecimal.
2.2 Conversion entre bases.
2.3 Codigos binarios.
2.3.1 Codigo decimal binario (BCD).
2.3.2 Codigo Grey.
2.3.3 Codigo de caracteres ASCII.
2.3.4 Bit de paridad.
2.4 Representaci on de n umeros binarios con signo.
2.4.1 Signo magnitud.
2.4.2 Complemento a 1.
2.4.3 Complemento a 2.
Introduccion a los sistemas digitales
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sistemas digitales
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N umeros binarios
con signo
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Tema 6
Tema 7
Tema 8
Tema 1 Sistemas numericos y codigos page 7
Se nal anal ogica Se nal digital
- Toda variable fsica - Resulta de la transducci on de
una variable fsica
- Valores continuos - Valores discretos
- Requiere denir una resolu-
cion al ser medida
- Posee un alfabeto nito (ge-
neralmente 0s y 1s)
Introduccion a los sistemas digitales
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Introduccion a los
sistemas digitales
Sistemas numericos
Codigos binarios
N umeros binarios
con signo
Tema 2
Tema 3
Tema 4
Tema 5
Tema 6
Tema 7
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Tema 1 Sistemas numericos y codigos page 7
Se nal anal ogica Se nal digital
- Toda variable fsica - Resulta de la transducci on de
una variable fsica
- Valores continuos - Valores discretos
- Requiere denir una resolu-
cion al ser medida
- Posee un alfabeto nito (ge-
neralmente 0s y 1s)
Introduccion a los sistemas digitales
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Tema 1
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Introduccion a los
sistemas digitales
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Codigos binarios
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con signo
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Tema 5
Tema 6
Tema 7
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Tema 1 Sistemas numericos y codigos page 8
Modulaci on digital QPSK. Cambio de fase en cada cambio de
smbolo para I y Q. Signal = I +Q.
Introduccion a los sistemas digitales
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Sistemas numericos
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Tema 7
Tema 8
Tema 1 Sistemas numericos y codigos page 9
Un poco de historia...
El primer dispositivo usado para implementar logica electr oni-
ca fue la valvula termoionica.
Muy lenta para los requerimientos actuales
Dimensiones excesivamente grandes
Se calienta mucho
Con frecuencia presenta defectos de fabricacion
Actualmente se usa logica transitor-a-transistor (TTL por sus
siglas en ingles).
Muchos transistores pueden ser integrados en un solo
encapsulado (dimensiones en el orden de 0.1 m)
Muy corto tiempo de respuesta (cambian de encendido a
apagado en < 1000 ps)
Solo se calientan ligeramente
Muy conables
Introduccion a los sistemas digitales
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Tema 1
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sistemas digitales
Sistemas numericos
Codigos binarios
N umeros binarios
con signo
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Tema 5
Tema 6
Tema 7
Tema 8
Tema 1 Sistemas numericos y codigos page 10
Ventajas de los sistemas digitales:
Economicos y faciles de disear
Menos susceptibles al ruido (TTL: 0 [0 0,8V ) y
1 (2 5V ])
Mayor presicion
Permiten almacenar informaci on
Se producen con una densidad de componentes mayor
Consumo de energa reducido
Introduccion a los sistemas digitales
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Introduccion a los
sistemas digitales
Sistemas numericos
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Tema 1 Sistemas numericos y codigos page 11
Con componentes electronicos uno puede establecer voltajes y
corrientes...
Niveles de voltaje distintos pueden representar diferentes datos...
La unidad de informacion basica es el BIT (del ingles BInary digiT)
con solo dos posibles valores: verdadero (1) y falso (0)...
Estos valores son representados mediante dos niveles de voltaje: 5V
y 0V...
Usualmente los bits son agrupados en palabras...
La palabra mas peque na se conoce como byte y agrupa ocho bits...
Los tama nos de palabra mas comunes son n = {8, 16, 32, 64}
Introduccion a los sistemas digitales
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Sistemas numericos
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Sistemas numericos Conversion de base r a base 10
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Tema 1 Sistemas numericos y codigos page 14
N = A
n1
r
n1
+. . . +A
1
r
1
+A
0
r
0
Sistema decimal: A
i
{0, 1, 2, . . . , 9}, r = 10
Sistema binario: A
i
{0, 1}, r = 2
Sistema octal: A
i
{0, 1, 2, . . . , 7}, r = 8
Sistema hexadecimal: A
i
{0, 1, 2, . . . , 9, A, B, C, D, F},
r = 16
A
H
10
D
, B
H
11
D
, . . . , F
H
15
D
Sistemas numericos Conversion de base 10 a base r
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Introduccion a los
sistemas digitales

Sistemas
numericos
Codigos binarios
N umeros binarios
con signo
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Tema 1 Sistemas numericos y codigos page 15
Sistemas numericos - Conversion Binario Hexadecimal/Octal
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sistemas digitales

Sistemas
numericos
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Binario Hexadecimal/Octal
Rompa el n umero binario en grupos de cuatro/tres bits
Remplace cada grupo con su equivalente
hexadecimal/octal
Hexadecimal/Octal Binario
Remplace cada dgito hexadecimal/octal por su
equivalente binario
Codigos binarios
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Sistemas numericos
Codigos binarios
N umeros binarios
con signo
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Tema 1 Sistemas numericos y codigos page 17
Decimal codicado binario
Un dgito decimal es representado usando cuatro bits.
Es de facil conversion.
Cuatro bits pueden representar 16 valores diferentes, pero solo 10 valores son
usados.
Usado ampliamente en aplicaciones nancieras.
Es tambien conocido como BCD por sus siglas en ingles (Binary-Coded
Decimal).
Codigos binarios
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sistemas digitales
Sistemas numericos
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N umeros binarios
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Decimal codicado binario
Un dgito decimal es representado usando cuatro bits.
Es de facil conversion.
Cuatro bits pueden representar 16 valores diferentes, pero solo 10 valores son
usados.
Usado ampliamente en aplicaciones nancieras.
Es tambien conocido como BCD por sus siglas en ingles (Binary-Coded
Decimal).
Convertir el n umero 0110100000111001 en representaci on BCD a su equivalente
decimal.
0110 1000 0011 1001
6 8 3 9
Codigos binarios
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sistemas digitales
Sistemas numericos
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Decimal codicado binario
Un dgito decimal es representado usando cuatro bits.
Es de facil conversion.
Cuatro bits pueden representar 16 valores diferentes, pero solo 10 valores son
usados.
Usado ampliamente en aplicaciones nancieras.
Es tambien conocido como BCD por sus siglas en ingles (Binary-Coded
Decimal).
Convertir el n umero 0110100000111001 en representaci on BCD a su equivalente
decimal.
0110 1000 0011 1001
6 8 3 9
Convertir el n umero 011111000001 en representaci on BCD a su equivalente
decimal.
0111 1100 0001
7 1
Este codigo prohibido indica un error en los datos
Codigos binarios
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sistemas digitales
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N umeros binarios
con signo
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Tema 7
Tema 8
Tema 1 Sistemas numericos y codigos page 18
C odigo Gray
Decimal Binario Codigo Gray
0 0000 0000
1 0001 0001
2 0010 0011
3 0011 0010
4 0100 0110
5 0101 0111
6 0110 0101
7 0111 0100
8 1000 1100
9 1001 1101
10 1010 1111
11 1011 1110
12 1100 1010
13 1101 1011
14 1110 1001
15 1111 1000
Nombrado en honor al cientco
Frank Gray que trabajo en los
Laboratorios Bell.
Codigos consecutivos, dieren solo
en un dgito.
Evita errores creados por el sistema
binario, cuando las entradas a un
circuito digital son representadas
con interruptores.
Tambien conocido como binario
reejado.
Codigos binarios
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Introduccion a los
sistemas digitales
Sistemas numericos
Codigos binarios
N umeros binarios
con signo
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Tema 7
Tema 8
Tema 1 Sistemas numericos y codigos page 19
C odigo ASCII
Nombrado por sus siglas en ingles (American Standard Code for
International Interchange).
Usado para codicar texto (inicialmente solo en ingles hasta la
adicion del ASCII extendido). Usa siete bits para representar 128
caracteres.
Se divide en tres grupos: caracteres alfanumericos (letras del
alfabeto y n umeros), signos de puntuacion (e.g. !, ?, &, % ,
;, ,), y caracteres de control (e.g. CR, NUL, ESC).
Las tetras may usculas y min usculas estan codicadas de forma que
facilite el ordenamiento de textos.
Existen dos reglas para acomodar los siete ASCII bits en un byte:
(1) El octavo bit es jado a 0 logico. (2) El octavo bit indica la
paridad de los otros siete.
Codigos binarios
Presentaci on
Tema 1
Contenido
Introduccion a los
sistemas digitales
Sistemas numericos
Codigos binarios
N umeros binarios
con signo
Tema 2
Tema 3
Tema 4
Tema 5
Tema 6
Tema 7
Tema 8
Tema 1 Sistemas numericos y codigos page 20
Bit de paridad
Bit a nadido al inicio o n de una cadena de bits.
Usado para vericacion de la informacion recibida.
Existen dos clases de implementacion:
Paridad impar. El valor del bit a nadido hace que el n umero total
de unos en la cadena de bits sea impar.
Paridad par. El valor del bit a nadido hace que el n umero total
de unos en la cadena de bits sea par.
Datos a transmitir N umero de bits en 1
Datos incluyendo paridad
Paridad par Paridad impar
0000000 0 00000000 00000001
0010101 3 00101011 00101010
1101100 4 11011000 11011001
1111111 7 11111111 11111110
N umeros binarios con signo
Presentaci on
Tema 1
Contenido
Introduccion a los
sistemas digitales
Sistemas numericos
Codigos binarios

N umeros binarios
con signo
Tema 2
Tema 3
Tema 4
Tema 5
Tema 6
Tema 7
Tema 8
Tema 1 Sistemas numericos y codigos page 21
Signo-Magnitud
Similar a la representacion en
decimal
Se requiere circuitera adicional
para implementar operaciones
aritmeticas
Existe 0 y -0
E.g.
+5
D
= 0101
B
5
D
= 1101
B
N umeros binarios con signo
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Contenido
Introduccion a los
sistemas digitales
Sistemas numericos
Codigos binarios

N umeros binarios
con signo
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Tema 3
Tema 4
Tema 5
Tema 6
Tema 7
Tema 8
Tema 1 Sistemas numericos y codigos page 22
Complemento a uno
K = (2
n
1) P
Donde K es el n umero negativo, n
es el n umero de bits a usar, y P es
el equivalente n umero positivo.
E.g.
+3
D
= 0011
B
3
D
= 1100
B
N umeros binarios con signo
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Introduccion a los
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Sistemas numericos
Codigos binarios

N umeros binarios
con signo
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Tema 4
Tema 5
Tema 6
Tema 7
Tema 8
Tema 1 Sistemas numericos y codigos page 23
Complemento a dos
K = 2
n
P
Donde K es el n umero negativo, n
es el n umero de bits a usar, y P es
el equivalente n umero positivo.
E.g.
+7
D
= 0111
B
7
D
= 1001
B
N umeros binarios con signo
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Introduccion a los
sistemas digitales
Sistemas numericos
Codigos binarios

N umeros binarios
con signo
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Tema 5
Tema 6
Tema 7
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Tema 1 Sistemas numericos y codigos page 24
b
3
b
2
b
1
b
0
Signo-Magnitud
Complemento Complemento
a uno a dos
0111 +7 +7 +7
0110 +6 +6 +6
0101 +5 +5 +5
0100 +4 +4 +4
0011 +3 +3 +3
0010 +2 +2 +2
0001 +1 +1 +1
0000 +0 +0 +0
1000 -0 -7 -8
1001 -1 -6 -7
1010 -2 -5 -6
1011 -3 -4 -5
1100 -4 -3 -4
1101 -5 -2 -3
1110 -6 -1 -2
1111 -7 -0 -1
Tema 2 - Circuitos combinacionales - (9.0 hrs)
Presentaci on
Tema 1
Tema 2
Contenido
Principios de l ogica
combinacional
Fundamentos del
algebra de Boole
Simplicacion de
funciones
Tema 3
Tema 4
Tema 5
Tema 6
Tema 7
Tema 8
1121037 Dise no L ogico page 25
1. Principios de logica combinacional
1.1 Compuertas basicas y derivadas.
1.2 Tablas de verdad y smbologa.
2. Fundamentos de algebra de Boole.
2.1 Funciones booleanas.
2.2 Postulados, teoremas y propiedades.
2.3 Funciones estandarizadas.
2.4 Funciones canonicas.
3. Simplicaci on de funciones.
3.1 Algebra de boole.
3.2 Mapas de Karnaugh.
3.3 Compuertas universales.
3.4 Diagramas logicos.
3.5 Dise no de circuitos sencillos a partir de la descripcion de su
comportamiento deseado.
Tema 2 - Circuitos combinacionales - (9.0 hrs)
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Principios de l ogica
combinacional
Fundamentos del
algebra de Boole
Simplicacion de
funciones
Tema 3
Tema 4
Tema 5
Tema 6
Tema 7
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1121037 Dise no L ogico page 25
1. Principios de logica combinacional
1.1 Compuertas basicas y derivadas.
1.2 Tablas de verdad y smbologa.
2. Fundamentos de algebra de Boole.
2.1 Funciones booleanas.
2.2 Postulados, teoremas y propiedades.
2.3 Funciones estandarizadas.
2.4 Funciones canonicas.
3. Simplicaci on de funciones.
3.1 Algebra de boole.
3.2 Mapas de Karnaugh.
3.3 Compuertas universales.
3.4 Diagramas logicos.
3.5 Dise no de circuitos sencillos a partir de la descripcion de su
comportamiento deseado.
Tema 2 - Circuitos combinacionales - (9.0 hrs)
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Principios de l ogica
combinacional
Fundamentos del
algebra de Boole
Simplicacion de
funciones
Tema 3
Tema 4
Tema 5
Tema 6
Tema 7
Tema 8
1121037 Dise no L ogico page 25
1. Principios de logica combinacional
1.1 Compuertas basicas y derivadas.
1.2 Tablas de verdad y smbologa.
2. Fundamentos de algebra de Boole.
2.1 Funciones booleanas.
2.2 Postulados, teoremas y propiedades.
2.3 Funciones estandarizadas.
2.4 Funciones canonicas.
3. Simplicaci on de funciones.
3.1 Algebra de boole.
3.2 Mapas de Karnaugh.
3.3 Compuertas universales.
3.4 Diagramas logicos.
3.5 Dise no de circuitos sencillos a partir de la descripcion de su
comportamiento deseado.
Principios de l ogica combinacional
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Principios de
logica
combinacional
Fundamentos del
algebra de Boole
Simplicacion de
funciones
Tema 3
Tema 4
Tema 5
Tema 6
Tema 7
Tema 8
Tema 2 Circuitos combinacionales page 26
Los sistemas digitales manipulan informaci on binaria.
Para el dise no de sistemas digitales es necesario un marco
matematico adecuado.
El algebra booleana provee dicho marco al permitirnos
especicar relaciones entre variables booleanas mediante
operadores basicos (i.e. NOT, AND, OR).
La relaci on entre las entradas y salidas de un sistema digital
pueden ser modeladas como una o varias funciones logicas.
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Principios de
logica
combinacional
Fundamentos del
algebra de Boole
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funciones
Tema 3
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Tema 5
Tema 6
Tema 7
Tema 8
Tema 2 Circuitos combinacionales page 27
Compuerta AND
Tabla de verdad
x
1
x
2
L
0 0 0
0 1 0
1 0 0
1 1 1
Smbolo
x
1
x
2
x
1
x
2
x
1
x
2
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logica
combinacional
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funciones
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Tema 8
Tema 2 Circuitos combinacionales page 28
Compuerta OR
Tabla de verdad
x
1
x
2
L
0 0 0
0 1 1
1 0 1
1 1 1
Smbolo
x
1
+x
2
x
1
x
2
Principios de l ogica combinacional
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Principios de
logica
combinacional
Fundamentos del
algebra de Boole
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Tema 5
Tema 6
Tema 7
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Tema 2 Circuitos combinacionales page 29
Compuerta NOT
Tabla de verdad
x L
0 1
1 0
Smbolo
x !x x

x NOT(x)
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Principios de
logica
combinacional
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funciones
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Tema 2 Circuitos combinacionales page 30
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logica
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Tema 2 Circuitos combinacionales page 30
x
1
x
2
x
3
L
0 0 0 0
0 0 1 0
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 1
1 1 0 0
1 1 1 1
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Principios de
logica
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funciones
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Tema 7
Tema 8
Tema 2 Circuitos combinacionales page 30
x
1
x
2
x
3
L
0 0 0 0
0 0 1 0
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 1
1 1 0 0
1 1 1 1
L(x
1
, x
2
, x
3
) = (x
1
+x
2
) x
3
Principios de l ogica combinacional
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Principios de
logica
combinacional
Fundamentos del
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Simplicacion de
funciones
Tema 3
Tema 4
Tema 5
Tema 6
Tema 7
Tema 8
Tema 2 Circuitos combinacionales page 30
x
1
x
2
x
3
L
0 0 0 0
0 0 1 0
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 1
1 1 0 0
1 1 1 1
L(x
1
, x
2
, x
3
) = (x
1
+x
2
) x
3

Funci on booleana
Fundamentos del algebra de Boole
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Tema 1
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Principios de l ogica
combinacional

Fundamentos del
algebra de Boole
Simplicacion de
funciones
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Tema 4
Tema 5
Tema 6
Tema 7
Tema 8
Tema 2 Circuitos combinacionales page 31
George Boole. Nacido el 2 de Noviembre de 1815
en Lincoln, Lincolnshire, Inglaterra. Matematico y
losofo que sent o las bases de lo que ahora se
conoce como logica booleana mediante su
tratado Las Leyes del Pensamiento.
... ning un metodo generico para la
resolucion de preguntas en la teora de
probabilidades puede establecerse que
no reconozca explcitamente ... las
leyes universales del pensamiento que
son la base de todo razonamiento ...
Claude Shannon. Nacido el 30 de Abril de 1916
en Petoskey, Michigan, Estados Unidos. Ingeniero
electr onico, matematico y criptografo conocido
como el padre de la teora de la informacion. Una
de sus muchas contribuciones fue mostrar que el
uso de los postulados de Boole permite modelar y
simplicar cualquier circuito digital.
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combinacional

Fundamentos del
algebra de Boole
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funciones
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Tema 6
Tema 7
Tema 8
Tema 2 Circuitos combinacionales page 32
Cualquier circuito logico puede ser implementado usando solo
los tres tipos de operaciones booleanas: AND, OR, y NOT.
Cada operador booleano puede ser implementado
electronicamente con transistores, resultando en un elemento
llamado compuerta logica.
El arreglo de compuertas que componen un circuito logico se
conoce como red de compuertas.
La complejidad de la red tiene un impacto directo en el costo
del dise no.
El algebra de Boole nos permite simplicar las funciones
logicas de un dise no.
Fundamentos del algebra de Boole
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Principios de l ogica
combinacional

Fundamentos del
algebra de Boole
Simplicacion de
funciones
Tema 3
Tema 4
Tema 5
Tema 6
Tema 7
Tema 8
Tema 2 Circuitos combinacionales page 33
Postulados del algebra de Boole
Considere un conjunto de elementos S con las operaciones (+) y
() tal que:
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algebra de Boole
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funciones
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Tema 4
Tema 5
Tema 6
Tema 7
Tema 8
Tema 2 Circuitos combinacionales page 33
Postulados del algebra de Boole
Considere un conjunto de elementos S con las operaciones (+) y
() tal que:
1. S es cerrado con las operaciones (+) y ()
{A+B(A B) S} {A S B S}
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Tema 2 Circuitos combinacionales page 33
Postulados del algebra de Boole
Considere un conjunto de elementos S con las operaciones (+) y
() tal que:
1. S es cerrado con las operaciones (+) y ()
{A+B(A B) S} {A S B S}
2a. 0 S|A + 0 = A, A S
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algebra de Boole
Simplicacion de
funciones
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Tema 5
Tema 6
Tema 7
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Tema 2 Circuitos combinacionales page 33
Postulados del algebra de Boole
Considere un conjunto de elementos S con las operaciones (+) y
() tal que:
1. S es cerrado con las operaciones (+) y ()
{A+B(A B) S} {A S B S}
2a. 0 S|A + 0 = A, A S
2b. 1 S|A 1 = A, A S
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algebra de Boole
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funciones
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Tema 2 Circuitos combinacionales page 33
Postulados del algebra de Boole
Considere un conjunto de elementos S con las operaciones (+) y
() tal que:
1. S es cerrado con las operaciones (+) y ()
{A+B(A B) S} {A S B S}
2a. 0 S|A + 0 = A, A S
2b. 1 S|A 1 = A, A S
3a. A+B = B +A Leyes conmutativas
3b. A B = B A
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algebra de Boole
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funciones
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Tema 4
Tema 5
Tema 6
Tema 7
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Tema 2 Circuitos combinacionales page 33
Postulados del algebra de Boole
Considere un conjunto de elementos S con las operaciones (+) y
() tal que:
1. S es cerrado con las operaciones (+) y ()
{A+B(A B) S} {A S B S}
2a. 0 S|A + 0 = A, A S
2b. 1 S|A 1 = A, A S
3a. A+B = B +A Leyes conmutativas
3b. A B = B A
4a. A (B +C) = (A B) + (A C) Leyes distributivas
4b. A+ (B C) = (A+B) (A+C)
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algebra de Boole
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Tema 6
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Tema 2 Circuitos combinacionales page 33
Postulados del algebra de Boole
Considere un conjunto de elementos S con las operaciones (+) y
() tal que:
1. S es cerrado con las operaciones (+) y ()
{A+B(A B) S} {A S B S}
2a. 0 S|A + 0 = A, A S
2b. 1 S|A 1 = A, A S
3a. A+B = B +A Leyes conmutativas
3b. A B = B A
4a. A (B +C) = (A B) + (A C) Leyes distributivas
4b. A+ (B C) = (A+B) (A+C)
5a. (A+B) +C = A+ (B +C) = A +B +C Leyes asociativas
5b. (A B) C = A (B C) = A B C
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Contenido
Principios de l ogica
combinacional

Fundamentos del
algebra de Boole
Simplicacion de
funciones
Tema 3
Tema 4
Tema 5
Tema 6
Tema 7
Tema 8
Tema 2 Circuitos combinacionales page 33
Postulados del algebra de Boole
Considere un conjunto de elementos S con las operaciones (+) y
() tal que:
1. S es cerrado con las operaciones (+) y ()
{A+B(A B) S} {A S B S}
2a. 0 S|A + 0 = A, A S
2b. 1 S|A 1 = A, A S
3a. A+B = B +A Leyes conmutativas
3b. A B = B A
4a. A (B +C) = (A B) + (A C) Leyes distributivas
4b. A+ (B C) = (A+B) (A+C)
5a. (A+B) +C = A+ (B +C) = A +B +C Leyes asociativas
5b. (A B) C = A (B C) = A B C
6.

A S|A

A = 0 y A +

A = 1, A S
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Principios de l ogica
combinacional

Fundamentos del
algebra de Boole
Simplicacion de
funciones
Tema 3
Tema 4
Tema 5
Tema 6
Tema 7
Tema 8
Tema 2 Circuitos combinacionales page 34
Teoremas del algebra de Boole
Leyes de idempotencia
1. A+A = A A A = A
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Tema 7
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Teoremas del algebra de Boole
Leyes de idempotencia
1. A+A = A A A = A
A +A
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funciones
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Tema 7
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Tema 2 Circuitos combinacionales page 34
Teoremas del algebra de Boole
Leyes de idempotencia
1. A+A = A A A = A
A +A = (A+A) 1
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Principios de l ogica
combinacional

Fundamentos del
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Simplicacion de
funciones
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Tema 5
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Tema 7
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Tema 2 Circuitos combinacionales page 34
Teoremas del algebra de Boole
Leyes de idempotencia
1. A+A = A A A = A
A +A = (A+A) 1 = (A+A)(A+

A)
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Principios de l ogica
combinacional

Fundamentos del
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Tema 7
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Tema 2 Circuitos combinacionales page 34
Teoremas del algebra de Boole
Leyes de idempotencia
1. A+A = A A A = A
A +A = (A+A) 1 = (A+A)(A+

A) = A+A

A
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Principios de l ogica
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Tema 5
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Tema 2 Circuitos combinacionales page 34
Teoremas del algebra de Boole
Leyes de idempotencia
1. A+A = A A A = A
A +A = (A+A) 1 = (A+A)(A+

A) = A+A

A = A+ 0
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Tema 2 Circuitos combinacionales page 34
Teoremas del algebra de Boole
Leyes de idempotencia
1. A+A = A A A = A
A +A = (A+A) 1 = (A+A)(A+

A) = A+A

A = A+ 0
= A
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Principios de l ogica
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Teoremas del algebra de Boole
Leyes de idempotencia
1. A+A = A A A = A
A +A = (A+A) 1 = (A+A)(A+

A) = A+A

A = A+ 0
= A
2. A+ 1 = 1 A 0 = 0
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Teoremas del algebra de Boole
Leyes de idempotencia
1. A+A = A A A = A
A +A = (A+A) 1 = (A+A)(A+

A) = A+A

A = A+ 0
= A
2. A+ 1 = 1 A 0 = 0
A+ 1
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Tema 2 Circuitos combinacionales page 34
Teoremas del algebra de Boole
Leyes de idempotencia
1. A+A = A A A = A
A +A = (A+A) 1 = (A+A)(A+

A) = A+A

A = A+ 0
= A
2. A+ 1 = 1 A 0 = 0
A+ 1 = (A+ 1) 1
Fundamentos del algebra de Boole
Presentaci on
Tema 1
Tema 2
Contenido
Principios de l ogica
combinacional

Fundamentos del
algebra de Boole
Simplicacion de
funciones
Tema 3
Tema 4
Tema 5
Tema 6
Tema 7
Tema 8
Tema 2 Circuitos combinacionales page 34
Teoremas del algebra de Boole
Leyes de idempotencia
1. A+A = A A A = A
A +A = (A+A) 1 = (A+A)(A+

A) = A+A

A = A+ 0
= A
2. A+ 1 = 1 A 0 = 0
A+ 1 = (A+ 1) 1 = (A+ 1) (A+

A)
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Simplicacion de
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Tema 7
Tema 8
Tema 2 Circuitos combinacionales page 34
Teoremas del algebra de Boole
Leyes de idempotencia
1. A+A = A A A = A
A +A = (A+A) 1 = (A+A)(A+

A) = A+A

A = A+ 0
= A
2. A+ 1 = 1 A 0 = 0
A+ 1 = (A+ 1) 1 = (A+ 1) (A+

A) = A+ 1

A
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Teoremas del algebra de Boole
Leyes de idempotencia
1. A+A = A A A = A
A +A = (A+A) 1 = (A+A)(A+

A) = A+A

A = A+ 0
= A
2. A+ 1 = 1 A 0 = 0
A+ 1 = (A+ 1) 1 = (A+ 1) (A+

A) = A+ 1

A
= A+

A
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Teoremas del algebra de Boole
Leyes de idempotencia
1. A+A = A A A = A
A +A = (A+A) 1 = (A+A)(A+

A) = A+A

A = A+ 0
= A
2. A+ 1 = 1 A 0 = 0
A+ 1 = (A+ 1) 1 = (A+ 1) (A+

A) = A+ 1

A
= A+

A = 1
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Teoremas del algebra de Boole
Leyes de idempotencia
1. A+A = A A A = A
A +A = (A+A) 1 = (A+A)(A+

A) = A+A

A = A+ 0
= A
2. A+ 1 = 1 A 0 = 0
A+ 1 = (A+ 1) 1 = (A+ 1) (A+

A) = A+ 1

A
= A+

A = 1
Leyes de Absorci on
3. A+A B = A A (A+B) = A
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Teoremas del algebra de Boole
Leyes de idempotencia
1. A+A = A A A = A
A +A = (A+A) 1 = (A+A)(A+

A) = A+A

A = A+ 0
= A
2. A+ 1 = 1 A 0 = 0
A+ 1 = (A+ 1) 1 = (A+ 1) (A+

A) = A+ 1

A
= A+

A = 1
Leyes de Absorci on
3. A+A B = A A (A+B) = A
A+A B
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Teoremas del algebra de Boole
Leyes de idempotencia
1. A+A = A A A = A
A +A = (A+A) 1 = (A+A)(A+

A) = A+A

A = A+ 0
= A
2. A+ 1 = 1 A 0 = 0
A+ 1 = (A+ 1) 1 = (A+ 1) (A+

A) = A+ 1

A
= A+

A = 1
Leyes de Absorci on
3. A+A B = A A (A+B) = A
A+A B = A 1 +A B
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Teoremas del algebra de Boole
Leyes de idempotencia
1. A+A = A A A = A
A +A = (A+A) 1 = (A+A)(A+

A) = A+A

A = A+ 0
= A
2. A+ 1 = 1 A 0 = 0
A+ 1 = (A+ 1) 1 = (A+ 1) (A+

A) = A+ 1

A
= A+

A = 1
Leyes de Absorci on
3. A+A B = A A (A+B) = A
A+A B = A 1 +A B = A (1 +B)
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Teoremas del algebra de Boole
Leyes de idempotencia
1. A+A = A A A = A
A +A = (A+A) 1 = (A+A)(A+

A) = A+A

A = A+ 0
= A
2. A+ 1 = 1 A 0 = 0
A+ 1 = (A+ 1) 1 = (A+ 1) (A+

A) = A+ 1

A
= A+

A = 1
Leyes de Absorci on
3. A+A B = A A (A+B) = A
A+A B = A 1 +A B = A (1 +B) = A
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Teoremas del algebra de Boole
Leyes de idempotencia
1. A+A = A A A = A
A +A = (A+A) 1 = (A+A)(A+

A) = A+A

A = A+ 0
= A
2. A+ 1 = 1 A 0 = 0
A+ 1 = (A+ 1) 1 = (A+ 1) (A+

A) = A+ 1

A
= A+

A = 1
Leyes de Absorci on
3. A+A B = A A (A+B) = A
A+A B = A 1 +A B = A (1 +B) = A
4. A+

A B = A+B A (

A+B) = A B
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Teoremas del algebra de Boole
Leyes de idempotencia
1. A+A = A A A = A
A +A = (A+A) 1 = (A+A)(A+

A) = A+A

A = A+ 0
= A
2. A+ 1 = 1 A 0 = 0
A+ 1 = (A+ 1) 1 = (A+ 1) (A+

A) = A+ 1

A
= A+

A = 1
Leyes de Absorci on
3. A+A B = A A (A+B) = A
A+A B = A 1 +A B = A (1 +B) = A
4. A+

A B = A+B A (

A+B) = A B
A+

A B
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Teoremas del algebra de Boole
Leyes de idempotencia
1. A+A = A A A = A
A +A = (A+A) 1 = (A+A)(A+

A) = A+A

A = A+ 0
= A
2. A+ 1 = 1 A 0 = 0
A+ 1 = (A+ 1) 1 = (A+ 1) (A+

A) = A+ 1

A
= A+

A = 1
Leyes de Absorci on
3. A+A B = A A (A+B) = A
A+A B = A 1 +A B = A (1 +B) = A
4. A+

A B = A+B A (

A+B) = A B
A+

A B = (A+

A) (A+B)
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Tema 2 Circuitos combinacionales page 34
Teoremas del algebra de Boole
Leyes de idempotencia
1. A+A = A A A = A
A +A = (A+A) 1 = (A+A)(A+

A) = A+A

A = A+ 0
= A
2. A+ 1 = 1 A 0 = 0
A+ 1 = (A+ 1) 1 = (A+ 1) (A+

A) = A+ 1

A
= A+

A = 1
Leyes de Absorci on
3. A+A B = A A (A+B) = A
A+A B = A 1 +A B = A (1 +B) = A
4. A+

A B = A+B A (

A+B) = A B
A+

A B = (A+

A) (A+B) = 1 (A+B)
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combinacional

Fundamentos del
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Tema 5
Tema 6
Tema 7
Tema 8
Tema 2 Circuitos combinacionales page 34
Teoremas del algebra de Boole
Leyes de idempotencia
1. A+A = A A A = A
A +A = (A+A) 1 = (A+A)(A+

A) = A+A

A = A+ 0
= A
2. A+ 1 = 1 A 0 = 0
A+ 1 = (A+ 1) 1 = (A+ 1) (A+

A) = A+ 1

A
= A+

A = 1
Leyes de Absorci on
3. A+A B = A A (A+B) = A
A+A B = A 1 +A B = A (1 +B) = A
4. A+

A B = A+B A (

A+B) = A B
A+

A B = (A+

A) (A+B) = 1 (A+B) = A+B
Fundamentos del algebra de Boole
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Principios de l ogica
combinacional

Fundamentos del
algebra de Boole
Simplicacion de
funciones
Tema 3
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Tema 5
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Tema 7
Tema 8
Tema 2 Circuitos combinacionales page 35
Leyes del complemento
5. El complemento es unico
Suponga que hay dos complementos

A
1
y

A
2
, tal que
A

A
1
= 0 A+

A
1
= 1 A

A
2
= 0 A+

A
2
= 1

A
2
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algebra de Boole
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Tema 3
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Tema 5
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Tema 7
Tema 8
Tema 2 Circuitos combinacionales page 35
Leyes del complemento
5. El complemento es unico
Suponga que hay dos complementos

A
1
y

A
2
, tal que
A

A
1
= 0 A+

A
1
= 1 A

A
2
= 0 A+

A
2
= 1

A
2
= 1

A
2
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algebra de Boole
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Tema 2 Circuitos combinacionales page 35
Leyes del complemento
5. El complemento es unico
Suponga que hay dos complementos

A
1
y

A
2
, tal que
A

A
1
= 0 A+

A
1
= 1 A

A
2
= 0 A+

A
2
= 1

A
2
= 1

A
2
= (A+

A
1
)

A
2
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Tema 2 Circuitos combinacionales page 35
Leyes del complemento
5. El complemento es unico
Suponga que hay dos complementos

A
1
y

A
2
, tal que
A

A
1
= 0 A+

A
1
= 1 A

A
2
= 0 A+

A
2
= 1

A
2
= 1

A
2
= (A+

A
1
)

A
2
= A

A
2
+

A
1


A
2
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Tema 7
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Tema 2 Circuitos combinacionales page 35
Leyes del complemento
5. El complemento es unico
Suponga que hay dos complementos

A
1
y

A
2
, tal que
A

A
1
= 0 A+

A
1
= 1 A

A
2
= 0 A+

A
2
= 1

A
2
= 1

A
2
= (A+

A
1
)

A
2
= A

A
2
+

A
1


A
2
=
0 +

A
1


A
2
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Tema 5
Tema 6
Tema 7
Tema 8
Tema 2 Circuitos combinacionales page 35
Leyes del complemento
5. El complemento es unico
Suponga que hay dos complementos

A
1
y

A
2
, tal que
A

A
1
= 0 A+

A
1
= 1 A

A
2
= 0 A+

A
2
= 1

A
2
= 1

A
2
= (A+

A
1
)

A
2
= A

A
2
+

A
1


A
2
=
0 +

A
1


A
2
= A

A
1
+

A
1


A
2
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Tema 1
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Principios de l ogica
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Fundamentos del
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Simplicacion de
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Leyes del complemento
5. El complemento es unico
Suponga que hay dos complementos

A
1
y

A
2
, tal que
A

A
1
= 0 A+

A
1
= 1 A

A
2
= 0 A+

A
2
= 1

A
2
= 1

A
2
= (A+

A
1
)

A
2
= A

A
2
+

A
1


A
2
=
0 +

A
1


A
2
= A

A
1
+

A
1


A
2
=

A
1
(A+

A
2
)
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Tema 1
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Leyes del complemento
5. El complemento es unico
Suponga que hay dos complementos

A
1
y

A
2
, tal que
A

A
1
= 0 A+

A
1
= 1 A

A
2
= 0 A+

A
2
= 1

A
2
= 1

A
2
= (A+

A
1
)

A
2
= A

A
2
+

A
1


A
2
=
0 +

A
1


A
2
= A

A
1
+

A
1


A
2
=

A
1
(A+

A
2
)=

A
1
1
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Tema 1
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Leyes del complemento
5. El complemento es unico
Suponga que hay dos complementos

A
1
y

A
2
, tal que
A

A
1
= 0 A+

A
1
= 1 A

A
2
= 0 A+

A
2
= 1

A
2
= 1

A
2
= (A+

A
1
)

A
2
= A

A
2
+

A
1


A
2
=
0 +

A
1


A
2
= A

A
1
+

A
1


A
2
=

A
1
(A+

A
2
)=

A
1
1=

A
1
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Tema 1
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Leyes del complemento
5. El complemento es unico
Suponga que hay dos complementos

A
1
y

A
2
, tal que
A

A
1
= 0 A+

A
1
= 1 A

A
2
= 0 A+

A
2
= 1

A
2
= 1

A
2
= (A+

A
1
)

A
2
= A

A
2
+

A
1


A
2
=
0 +

A
1


A
2
= A

A
1
+

A
1


A
2
=

A
1
(A+

A
2
)=

A
1
1=

A
1
6. (

A)

= A
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Leyes del complemento
5. El complemento es unico
Suponga que hay dos complementos

A
1
y

A
2
, tal que
A

A
1
= 0 A+

A
1
= 1 A

A
2
= 0 A+

A
2
= 1

A
2
= 1

A
2
= (A+

A
1
)

A
2
= A

A
2
+

A
1


A
2
=
0 +

A
1


A
2
= A

A
1
+

A
1


A
2
=

A
1
(A+

A
2
)=

A
1
1=

A
1
6. (

A)

= A
Sea (

A)

= X. De la denicion de complemento se tiene


A

X = 0 A

+X = 1...
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Leyes del complemento
5. El complemento es unico
Suponga que hay dos complementos

A
1
y

A
2
, tal que
A

A
1
= 0 A+

A
1
= 1 A

A
2
= 0 A+

A
2
= 1

A
2
= 1

A
2
= (A+

A
1
)

A
2
= A

A
2
+

A
1


A
2
=
0 +

A
1


A
2
= A

A
1
+

A
1


A
2
=

A
1
(A+

A
2
)=

A
1
1=

A
1
6. (

A)

= A
Sea (

A)

= X. De la denicion de complemento se tiene


A

X = 0 A

+X = 1... pero tambien tenemos:


A

A = 0 A

+A = 1...
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Tema 7
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Leyes del complemento
5. El complemento es unico
Suponga que hay dos complementos

A
1
y

A
2
, tal que
A

A
1
= 0 A+

A
1
= 1 A

A
2
= 0 A+

A
2
= 1

A
2
= 1

A
2
= (A+

A
1
)

A
2
= A

A
2
+

A
1


A
2
=
0 +

A
1


A
2
= A

A
1
+

A
1


A
2
=

A
1
(A+

A
2
)=

A
1
1=

A
1
6. (

A)

= A
Sea (

A)

= X. De la denicion de complemento se tiene


A

X = 0 A

+X = 1... pero tambien tenemos:


A

A = 0 A

+A = 1... y dado que el complemento es


unico:
Fundamentos del algebra de Boole
Presentaci on
Tema 1
Tema 2
Contenido
Principios de l ogica
combinacional

Fundamentos del
algebra de Boole
Simplicacion de
funciones
Tema 3
Tema 4
Tema 5
Tema 6
Tema 7
Tema 8
Tema 2 Circuitos combinacionales page 35
Leyes del complemento
5. El complemento es unico
Suponga que hay dos complementos

A
1
y

A
2
, tal que
A

A
1
= 0 A+

A
1
= 1 A

A
2
= 0 A+

A
2
= 1

A
2
= 1

A
2
= (A+

A
1
)

A
2
= A

A
2
+

A
1


A
2
=
0 +

A
1


A
2
= A

A
1
+

A
1


A
2
=

A
1
(A+

A
2
)=

A
1
1=

A
1
6. (

A)

= A
Sea (

A)

= X. De la denicion de complemento se tiene


A

X = 0 A

+X = 1... pero tambien tenemos:


A

A = 0 A

+A = 1... y dado que el complemento es


unico: X = A
Fundamentos del algebra de Boole
Presentaci on
Tema 1
Tema 2
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Principios de l ogica
combinacional

Fundamentos del
algebra de Boole
Simplicacion de
funciones
Tema 3
Tema 4
Tema 5
Tema 6
Tema 7
Tema 8
Tema 2 Circuitos combinacionales page 35
Leyes del complemento
5. El complemento es unico
Suponga que hay dos complementos

A
1
y

A
2
, tal que
A

A
1
= 0 A+

A
1
= 1 A

A
2
= 0 A+

A
2
= 1

A
2
= 1

A
2
= (A+

A
1
)

A
2
= A

A
2
+

A
1


A
2
=
0 +

A
1


A
2
= A

A
1
+

A
1


A
2
=

A
1
(A+

A
2
)=

A
1
1=

A
1
6. (

A)

= A
Sea (

A)

= X. De la denicion de complemento se tiene


A

X = 0 A

+X = 1... pero tambien tenemos:


A

A = 0 A

+A = 1... y dado que el complemento es


unico: X = A
Leyes de De Morgan
7. (A+B)

=

A

B (A B)

=

A+

B
Simplicaci on de funciones - Suma de productos
Presentaci on
Tema 1
Tema 2
Contenido
Principios de l ogica
combinacional
Fundamentos del
algebra de Boole

Simplicacion de
funciones
Tema 3
Tema 4
Tema 5
Tema 6
Tema 7
Tema 8
Tema 2 Circuitos combinacionales page 36
Dise ne un circuito logico con dos entradas que representen el estado de
dos interruptores (x
1
, x
2
). El circuito debe de producir una salida
positiva cuando los interruptores se encuentren en cualquiera de los
siguientes estados: (0,0), (0,1), (1,1).
Simplicaci on de funciones - Suma de productos
Presentaci on
Tema 1
Tema 2
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Principios de l ogica
combinacional
Fundamentos del
algebra de Boole

Simplicacion de
funciones
Tema 3
Tema 4
Tema 5
Tema 6
Tema 7
Tema 8
Tema 2 Circuitos combinacionales page 36
Dise ne un circuito logico con dos entradas que representen el estado de
dos interruptores (x
1
, x
2
). El circuito debe de producir una salida
positiva cuando los interruptores se encuentren en cualquiera de los
siguientes estados: (0,0), (0,1), (1,1).
x
1
x
2
f(x
1
, x
2
)
0 0 1
0 1 1
1 0 0
1 1 1
Simplicaci on de funciones - Suma de productos
Presentaci on
Tema 1
Tema 2
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Principios de l ogica
combinacional
Fundamentos del
algebra de Boole

Simplicacion de
funciones
Tema 3
Tema 4
Tema 5
Tema 6
Tema 7
Tema 8
Tema 2 Circuitos combinacionales page 36
Dise ne un circuito logico con dos entradas que representen el estado de
dos interruptores (x
1
, x
2
). El circuito debe de producir una salida
positiva cuando los interruptores se encuentren en cualquiera de los
siguientes estados: (0,0), (0,1), (1,1).
x
1
x
2
f(x
1
, x
2
) Miniterminos
0 0 1 m
0
= x
1
x
2
0 1 1 m
1
= x
1
x
2
1 0 0 m
2
= x
1
x
2
1 1 1 m
3
= x
1
x
2
Simplicaci on de funciones - Suma de productos
Presentaci on
Tema 1
Tema 2
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Principios de l ogica
combinacional
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algebra de Boole

Simplicacion de
funciones
Tema 3
Tema 4
Tema 5
Tema 6
Tema 7
Tema 8
Tema 2 Circuitos combinacionales page 36
Dise ne un circuito logico con dos entradas que representen el estado de
dos interruptores (x
1
, x
2
). El circuito debe de producir una salida
positiva cuando los interruptores se encuentren en cualquiera de los
siguientes estados: (0,0), (0,1), (1,1).
x
1
x
2
f(x
1
, x
2
) Miniterminos
0 0 1 m
0
= x
1
x
2
0 1 1 m
1
= x
1
x
2
1 0 0 m
2
= x
1
x
2
1 1 1 m
3
= x
1
x
2
Forma canonica en suma de productos
f(x
1
, x
2
) = m
0
1 +m
1
1 +m
2
0 +m
3
1
Simplicaci on de funciones - Suma de productos
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Tema 1
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algebra de Boole

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funciones
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Tema 4
Tema 5
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Tema 7
Tema 8
Tema 2 Circuitos combinacionales page 36
Dise ne un circuito logico con dos entradas que representen el estado de
dos interruptores (x
1
, x
2
). El circuito debe de producir una salida
positiva cuando los interruptores se encuentren en cualquiera de los
siguientes estados: (0,0), (0,1), (1,1).
x
1
x
2
f(x
1
, x
2
) Miniterminos
0 0 1 m
0
= x
1
x
2
0 1 1 m
1
= x
1
x
2
1 0 0 m
2
= x
1
x
2
1 1 1 m
3
= x
1
x
2
Forma canonica en suma de productos
f(x
1
, x
2
) =

m(0, 1, 3)
Simplicaci on de funciones - Suma de productos
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algebra de Boole

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funciones
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Tema 4
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Tema 7
Tema 8
Tema 2 Circuitos combinacionales page 36
Dise ne un circuito logico con dos entradas que representen el estado de
dos interruptores (x
1
, x
2
). El circuito debe de producir una salida
positiva cuando los interruptores se encuentren en cualquiera de los
siguientes estados: (0,0), (0,1), (1,1).
x
1
x
2
f(x
1
, x
2
) Miniterminos
0 0 1 m
0
= x
1
x
2
0 1 1 m
1
= x
1
x
2
1 0 0 m
2
= x
1
x
2
1 1 1 m
3
= x
1
x
2
Forma canonica en suma de productos
f(x
1
, x
2
) =

m(0, 1, 3)
= x
1
x
2
+ x
1
x
2
+x
1
x
2
Simplicaci on de funciones - Suma de productos
Presentaci on
Tema 1
Tema 2
Contenido
Principios de l ogica
combinacional
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algebra de Boole

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funciones
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Tema 5
Tema 6
Tema 7
Tema 8
Tema 2 Circuitos combinacionales page 36
Dise ne un circuito logico con dos entradas que representen el estado de
dos interruptores (x
1
, x
2
). El circuito debe de producir una salida
positiva cuando los interruptores se encuentren en cualquiera de los
siguientes estados: (0,0), (0,1), (1,1).
x
1
x
2
f(x
1
, x
2
) Miniterminos
0 0 1 m
0
= x
1
x
2
0 1 1 m
1
= x
1
x
2
1 0 0 m
2
= x
1
x
2
1 1 1 m
3
= x
1
x
2
Forma canonica en suma de productos
f(x
1
, x
2
) =

m(0, 1, 3)
= x
1
x
2
+ x
1
x
2
+x
1
x
2
Simplicaci on de funciones - Suma de productos
Presentaci on
Tema 1
Tema 2
Contenido
Principios de l ogica
combinacional
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algebra de Boole

Simplicacion de
funciones
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Tema 4
Tema 5
Tema 6
Tema 7
Tema 8
Tema 2 Circuitos combinacionales page 36
Dise ne un circuito logico con dos entradas que representen el estado de
dos interruptores (x
1
, x
2
). El circuito debe de producir una salida
positiva cuando los interruptores se encuentren en cualquiera de los
siguientes estados: (0,0), (0,1), (1,1).
x
1
x
2
f(x
1
, x
2
) Miniterminos
0 0 1 m
0
= x
1
x
2
0 1 1 m
1
= x
1
x
2
1 0 0 m
2
= x
1
x
2
1 1 1 m
3
= x
1
x
2
Forma canonica en suma de productos
f(x
1
, x
2
) =

m(0, 1, 3)
= x
1
x
2
+ x
1
x
2
+x
1
x
2
= x
1
x
2
+ x
1
x
2
+ x
1
x
2
+x
1
x
2
Simplicaci on de funciones - Suma de productos
Presentaci on
Tema 1
Tema 2
Contenido
Principios de l ogica
combinacional
Fundamentos del
algebra de Boole

Simplicacion de
funciones
Tema 3
Tema 4
Tema 5
Tema 6
Tema 7
Tema 8
Tema 2 Circuitos combinacionales page 36
Dise ne un circuito logico con dos entradas que representen el estado de
dos interruptores (x
1
, x
2
). El circuito debe de producir una salida
positiva cuando los interruptores se encuentren en cualquiera de los
siguientes estados: (0,0), (0,1), (1,1).
x
1
x
2
f(x
1
, x
2
) Miniterminos
0 0 1 m
0
= x
1
x
2
0 1 1 m
1
= x
1
x
2
1 0 0 m
2
= x
1
x
2
1 1 1 m
3
= x
1
x
2
Forma canonica en suma de productos
f(x
1
, x
2
) =

m(0, 1, 3)
= x
1
x
2
+ x
1
x
2
+x
1
x
2
= x
1
x
2
+ x
1
x
2
+ x
1
x
2
+x
1
x
2
= x
1
( x
2
+x
2
) +x
2
( x
1
+x
1
)
Simplicaci on de funciones - Suma de productos
Presentaci on
Tema 1
Tema 2
Contenido
Principios de l ogica
combinacional
Fundamentos del
algebra de Boole

Simplicacion de
funciones
Tema 3
Tema 4
Tema 5
Tema 6
Tema 7
Tema 8
Tema 2 Circuitos combinacionales page 36
Dise ne un circuito logico con dos entradas que representen el estado de
dos interruptores (x
1
, x
2
). El circuito debe de producir una salida
positiva cuando los interruptores se encuentren en cualquiera de los
siguientes estados: (0,0), (0,1), (1,1).
x
1
x
2
f(x
1
, x
2
) Miniterminos
0 0 1 m
0
= x
1
x
2
0 1 1 m
1
= x
1
x
2
1 0 0 m
2
= x
1
x
2
1 1 1 m
3
= x
1
x
2
Forma canonica en suma de productos
f(x
1
, x
2
) =

m(0, 1, 3)
= x
1
x
2
+ x
1
x
2
+x
1
x
2
= x
1
x
2
+ x
1
x
2
+ x
1
x
2
+x
1
x
2
= x
1
( x
2
+x
2
) +x
2
( x
1
+x
1
)
= x
1
+x
2
Simplicaci on de funciones - Suma de productos
Presentaci on
Tema 1
Tema 2
Contenido
Principios de l ogica
combinacional
Fundamentos del
algebra de Boole

Simplicacion de
funciones
Tema 3
Tema 4
Tema 5
Tema 6
Tema 7
Tema 8
Tema 2 Circuitos combinacionales page 36
Dise ne un circuito logico con dos entradas que representen el estado de
dos interruptores (x
1
, x
2
). El circuito debe de producir una salida
positiva cuando los interruptores se encuentren en cualquiera de los
siguientes estados: (0,0), (0,1), (1,1).
x
1
x
2
f(x
1
, x
2
) Miniterminos
0 0 1 m
0
= x
1
x
2
0 1 1 m
1
= x
1
x
2
1 0 0 m
2
= x
1
x
2
1 1 1 m
3
= x
1
x
2
Forma canonica en suma de productos
f(x
1
, x
2
) =

m(0, 1, 3)
= x
1
x
2
+ x
1
x
2
+x
1
x
2
= x
1
+x
2
Simplicaci on de funciones - Producto de sumas
Presentaci on
Tema 1
Tema 2
Contenido
Principios de l ogica
combinacional
Fundamentos del
algebra de Boole

Simplicacion de
funciones
Tema 3
Tema 4
Tema 5
Tema 6
Tema 7
Tema 8
Tema 2 Circuitos combinacionales page 37
x
1
x
2
f(x
1
, x
2
) Miniterminos
0 0 1 m
0
= x
1
x
2
0 1 1 m
1
= x
1
x
2
1 0 0 m
2
= x
1
x
2
1 1 1 m
3
= x
1
x
2

f(x
1
, x
2
)
Simplicaci on de funciones - Producto de sumas
Presentaci on
Tema 1
Tema 2
Contenido
Principios de l ogica
combinacional
Fundamentos del
algebra de Boole

Simplicacion de
funciones
Tema 3
Tema 4
Tema 5
Tema 6
Tema 7
Tema 8
Tema 2 Circuitos combinacionales page 37
x
1
x
2
f(x
1
, x
2
) Miniterminos
0 0 1 m
0
= x
1
x
2
0 1 1 m
1
= x
1
x
2
1 0 0 m
2
= x
1
x
2
1 1 1 m
3
= x
1
x
2

f(x
1
, x
2
)= m
2
Simplicaci on de funciones - Producto de sumas
Presentaci on
Tema 1
Tema 2
Contenido
Principios de l ogica
combinacional
Fundamentos del
algebra de Boole

Simplicacion de
funciones
Tema 3
Tema 4
Tema 5
Tema 6
Tema 7
Tema 8
Tema 2 Circuitos combinacionales page 37
x
1
x
2
f(x
1
, x
2
) Miniterminos
0 0 1 m
0
= x
1
x
2
0 1 1 m
1
= x
1
x
2
1 0 0 m
2
= x
1
x
2
1 1 1 m
3
= x
1
x
2

f(x
1
, x
2
)= m
2
f(x
1
, x
2
) = m
2
Simplicaci on de funciones - Producto de sumas
Presentaci on
Tema 1
Tema 2
Contenido
Principios de l ogica
combinacional
Fundamentos del
algebra de Boole

Simplicacion de
funciones
Tema 3
Tema 4
Tema 5
Tema 6
Tema 7
Tema 8
Tema 2 Circuitos combinacionales page 37
x
1
x
2
f(x
1
, x
2
) Miniterminos
0 0 1 m
0
= x
1
x
2
0 1 1 m
1
= x
1
x
2
1 0 0 m
2
= x
1
x
2
1 1 1 m
3
= x
1
x
2

f(x
1
, x
2
)= m
2
f(x
1
, x
2
) = m
2
= M
2
Simplicaci on de funciones - Producto de sumas
Presentaci on
Tema 1
Tema 2
Contenido
Principios de l ogica
combinacional
Fundamentos del
algebra de Boole

Simplicacion de
funciones
Tema 3
Tema 4
Tema 5
Tema 6
Tema 7
Tema 8
Tema 2 Circuitos combinacionales page 37
x
1
x
2
f(x
1
, x
2
) Miniterminos Maxiterminos
0 0 1 m
0
= x
1
x
2
M
0
= x
1
+x
2
0 1 1 m
1
= x
1
x
2
M
1
= x
1
+ x
2
1 0 0 m
2
= x
1
x
2
M
2
= x
1
+x
2
1 1 1 m
3
= x
1
x
2
M
3
= x
1
+ x
2

f(x
1
, x
2
)= m
2
f(x
1
, x
2
) = m
2
= M
2
Simplicaci on de funciones - Producto de sumas
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Tema 1
Tema 2
Contenido
Principios de l ogica
combinacional
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algebra de Boole

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funciones
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Tema 4
Tema 5
Tema 6
Tema 7
Tema 8
Tema 2 Circuitos combinacionales page 37
x
1
x
2
f(x
1
, x
2
) Miniterminos Maxiterminos
0 0 1 m
0
= x
1
x
2
M
0
= x
1
+x
2
0 1 1 m
1
= x
1
x
2
M
1
= x
1
+ x
2
1 0 0 m
2
= x
1
x
2
M
2
= x
1
+x
2
1 1 1 m
3
= x
1
x
2
M
3
= x
1
+ x
2

f(x
1
, x
2
)= m
2
f(x
1
, x
2
) = m
2
= M
2
= x
1
+x
2
Simplicaci on de funciones - Producto de sumas
Presentaci on
Tema 1
Tema 2
Contenido
Principios de l ogica
combinacional
Fundamentos del
algebra de Boole

Simplicacion de
funciones
Tema 3
Tema 4
Tema 5
Tema 6
Tema 7
Tema 8
Tema 2 Circuitos combinacionales page 37
x
1
x
2
x
3
f(x
1
, x
2
, x
3
) Miniterminos Maxiterminos
0 0 0 0 m
0
= x
1
x
2
x
3
M
0
= x
1
+x
2
+x
3
0 0 1 1 m
1
= x
1
x
2
x
3
M
1
= x
1
+x
2
+ x
3
0 1 0 0 m
2
= x
1
x
2
x
3
M
2
= x
1
+ x
2
+x
3
0 1 1 0 m
3
= x
1
x
2
x
3
M
3
= x
1
+ x
2
+ x
3
1 0 0 1 m
4
= x
1
x
2
x
3
M
4
= x
1
+x
2
+x
3
1 0 1 1 m
5
= x
1
x
2
x
3
M
5
= x
1
+x
2
+ x
3
1 1 0 1 m
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1
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2
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f(x
1
, x
2
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3
)
Simplicaci on de funciones - Producto de sumas
Presentaci on
Tema 1
Tema 2
Contenido
Principios de l ogica
combinacional
Fundamentos del
algebra de Boole

Simplicacion de
funciones
Tema 3
Tema 4
Tema 5
Tema 6
Tema 7
Tema 8
Tema 2 Circuitos combinacionales page 37
x
1
x
2
x
3
f(x
1
, x
2
, x
3
) Miniterminos Maxiterminos
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1
x
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x
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x
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f(x
1
, x
2
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3
) = m
0
Simplicaci on de funciones - Producto de sumas
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Tema 2
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Principios de l ogica
combinacional
Fundamentos del
algebra de Boole

Simplicacion de
funciones
Tema 3
Tema 4
Tema 5
Tema 6
Tema 7
Tema 8
Tema 2 Circuitos combinacionales page 37
x
1
x
2
x
3
f(x
1
, x
2
, x
3
) Miniterminos Maxiterminos
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1
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2
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2
Simplicaci on de funciones - Producto de sumas
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Tema 2
Contenido
Principios de l ogica
combinacional
Fundamentos del
algebra de Boole

Simplicacion de
funciones
Tema 3
Tema 4
Tema 5
Tema 6
Tema 7
Tema 8
Tema 2 Circuitos combinacionales page 37
x
1
x
2
x
3
f(x
1
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2
, x
3
) Miniterminos Maxiterminos
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2
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7
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Tema 2
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Principios de l ogica
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Fundamentos del
algebra de Boole

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funciones
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Tema 4
Tema 5
Tema 6
Tema 7
Tema 8
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x
1
x
2
x
3
f(x
1
, x
2
, x
3
) Miniterminos Maxiterminos
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x
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3
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x
1
x
2
x
3
f(x
1
, x
2
, x
3
) Miniterminos Maxiterminos
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) = m
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2
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3
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Tema 5
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Tema 8
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x
1
x
2
x
3
f(x
1
, x
2
, x
3
) Miniterminos Maxiterminos
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M
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x
1
x
2
x
3
f(x
1
, x
2
, x
3
) Miniterminos Maxiterminos
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) = m
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+m
2
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+m
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=

M(0, 2, 3, 7)
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algebra de Boole

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x
1
x
2
x
3
f(x
1
, x
2
, x
3
) Miniterminos Maxiterminos
0 0 0 0 m
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x
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= x
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M
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x
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f(x
1
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2
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) = m
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2
+m
3
+m
7
=

M(0, 2, 3, 7) Forma canonica en producto de sumas


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combinacional
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algebra de Boole

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Tema 2 Circuitos combinacionales page 37
x
1
x
2
x
3
f(x
1
, x
2
, x
3
) Miniterminos Maxiterminos
0 0 0 0 m
0
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1
x
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x
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M
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0 0 1 1 m
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= x
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= x
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+x
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0 1 0 0 m
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= x
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= x
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1 0 0 1 m
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= x
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x
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M
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M
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M
7
= x
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1
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) = m
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7
= x
1
x
2
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x
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x
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x
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+x
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x
2
x
3
f(x
1
, x
2
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3
) = m
0
+m
2
+m
3
+m
7
=

M(0, 2, 3, 7) Forma canonica en producto de sumas


= (x
1
+x
2
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3
)(x
1
+ x
2
+x
3
)(x
1
+ x
2
+ x
3
)( x
1
+ x
2
+ x
3
)
Simplicaci on de funciones - Producto de sumas
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algebra de Boole

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funciones
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Tema 2 Circuitos combinacionales page 37
x
1
x
2
x
3
f(x
1
, x
2
, x
3
) Miniterminos Maxiterminos
0 0 0 0 m
0
= x
1
x
2
x
3
M
0
= x
1
+x
2
+x
3
0 0 1 1 m
1
= x
1
x
2
x
3
M
1
= x
1
+x
2
+ x
3
0 1 0 0 m
2
= x
1
x
2
x
3
M
2
= x
1
+ x
2
+x
3
0 1 1 0 m
3
= x
1
x
2
x
3
M
3
= x
1
+ x
2
+ x
3
1 0 0 1 m
4
= x
1
x
2
x
3
M
4
= x
1
+x
2
+x
3
1 0 1 1 m
5
= x
1
x
2
x
3
M
5
= x
1
+x
2
+ x
3
1 1 0 1 m
6
= x
1
x
2
x
3
M
6
= x
1
+ x
2
+x
3
1 1 1 0 m
7
= x
1
x
2
x
3
M
7
= x
1
+ x
2
+ x
3

f(x
1
, x
2
, x
3
) = m
0
+m
2
+m
3
+m
7
= x
1
x
2
x
3
+ x
1
x
2
x
3
+ x
1
x
2
x
3
+x
1
x
2
x
3
f(x
1
, x
2
, x
3
) = m
0
+m
2
+m
3
+m
7
=

M(0, 2, 3, 7) Forma canonica en producto de sumas


= (x
1
+x
2
+x
3
)(x
1
+ x
2
+x
3
)(x
1
+ x
2
+ x
3
)( x
1
+ x
2
+ x
3
)
= ((x
1
+x
3
) +x
2
)((x
1
+x
3
) + x
2
)(x
1
+ ( x
2
+ x
3
))( x
1
+ ( x
2
+ x
3
))
Simplicaci on de funciones - Producto de sumas
Presentaci on
Tema 1
Tema 2
Contenido
Principios de l ogica
combinacional
Fundamentos del
algebra de Boole

Simplicacion de
funciones
Tema 3
Tema 4
Tema 5
Tema 6
Tema 7
Tema 8
Tema 2 Circuitos combinacionales page 37
x
1
x
2
x
3
f(x
1
, x
2
, x
3
) Miniterminos Maxiterminos
0 0 0 0 m
0
= x
1
x
2
x
3
M
0
= x
1
+x
2
+x
3
0 0 1 1 m
1
= x
1
x
2
x
3
M
1
= x
1
+x
2
+ x
3
0 1 0 0 m
2
= x
1
x
2
x
3
M
2
= x
1
+ x
2
+x
3
0 1 1 0 m
3
= x
1
x
2
x
3
M
3
= x
1
+ x
2
+ x
3
1 0 0 1 m
4
= x
1
x
2
x
3
M
4
= x
1
+x
2
+x
3
1 0 1 1 m
5
= x
1
x
2
x
3
M
5
= x
1
+x
2
+ x
3
1 1 0 1 m
6
= x
1
x
2
x
3
M
6
= x
1
+ x
2
+x
3
1 1 1 0 m
7
= x
1
x
2
x
3
M
7
= x
1
+ x
2
+ x
3

f(x
1
, x
2
, x
3
) = m
0
+m
2
+m
3
+m
7
= x
1
x
2
x
3
+ x
1
x
2
x
3
+ x
1
x
2
x
3
+x
1
x
2
x
3
f(x
1
, x
2
, x
3
) = m
0
+m
2
+m
3
+m
7
=

M(0, 2, 3, 7) Forma canonica en producto de sumas


= (x
1
+x
2
+x
3
)(x
1
+ x
2
+x
3
)(x
1
+ x
2
+ x
3
)( x
1
+ x
2
+ x
3
)
= ((x
1
+x
3
) +x
2
)((x
1
+x
3
) + x
2
)(x
1
+ ( x
2
+ x
3
))( x
1
+ ( x
2
+ x
3
))
= (x
1
+x
3
)( x
2
+ x
3
)
Simplicaci on de funciones - Producto de sumas
Presentaci on
Tema 1
Tema 2
Contenido
Principios de l ogica
combinacional
Fundamentos del
algebra de Boole

Simplicacion de
funciones
Tema 3
Tema 4
Tema 5
Tema 6
Tema 7
Tema 8
Tema 2 Circuitos combinacionales page 37
x
1
x
2
x
3
f(x
1
, x
2
, x
3
) Miniterminos Maxiterminos
0 0 0 0 m
0
= x
1
x
2
x
3
M
0
= x
1
+x
2
+x
3
0 0 1 1 m
1
= x
1
x
2
x
3
M
1
= x
1
+x
2
+ x
3
0 1 0 0 m
2
= x
1
x
2
x
3
M
2
= x
1
+ x
2
+x
3
0 1 1 0 m
3
= x
1
x
2
x
3
M
3
= x
1
+ x
2
+ x
3
1 0 0 1 m
4
= x
1
x
2
x
3
M
4
= x
1
+x
2
+x
3
1 0 1 1 m
5
= x
1
x
2
x
3
M
5
= x
1
+x
2
+ x
3
1 1 0 1 m
6
= x
1
x
2
x
3
M
6
= x
1
+ x
2
+x
3
1 1 1 0 m
7
= x
1
x
2
x
3
M
7
= x
1
+ x
2
+ x
3

f(x
1
, x
2
, x
3
) = m
0
+m
2
+m
3
+m
7
= x
1
x
2
x
3
+ x
1
x
2
x
3
+ x
1
x
2
x
3
+x
1
x
2
x
3
f(x
1
, x
2
, x
3
) = m
0
+m
2
+m
3
+m
7
=

M(0, 2, 3, 7) Forma canonica en producto de sumas


= (x
1
+x
2
+x
3
)(x
1
+ x
2
+x
3
)(x
1
+ x
2
+ x
3
)( x
1
+ x
2
+ x
3
)
= ((x
1
+x
3
) +x
2
)((x
1
+x
3
) + x
2
)(x
1
+ ( x
2
+ x
3
))( x
1
+ ( x
2
+ x
3
))
= (x
1
+x
3
)( x
2
+ x
3
)
=

m(1, 4, 5, 6) Forma canonica en suma de productos


= x
1
x
3
+ x
2
x
3
Simplicaci on de funciones - SoP vs PoS
Presentaci on
Tema 1
Tema 2
Contenido
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combinacional
Fundamentos del
algebra de Boole

Simplicacion de
funciones
Tema 3
Tema 4
Tema 5
Tema 6
Tema 7
Tema 8
Tema 2 Circuitos combinacionales page 38
f(x
1
, x
2
, x
3
) = x
1
x
3
+ x
2
x
3
f(x
1
, x
2
, x
3
) = (x
1
+x
3
)( x
2
+ x
3
)
Simplicaci on de funciones - Aplicaciones de las Leyes de De Morgan
Presentaci on
Tema 1
Tema 2
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Principios de l ogica
combinacional
Fundamentos del
algebra de Boole

Simplicacion de
funciones
Tema 3
Tema 4
Tema 5
Tema 6
Tema 7
Tema 8
Tema 2 Circuitos combinacionales page 39
Compuerta NAND
Tabla de Verdad Smbolo
x
1
x
2
f(x
1
, x
2
)
0 0 1
0 1 1
1 0 1
1 1 0
x
1
x
2
f
x
1
x
2
f
f(x
1
, x
2
) = (x
1
x
2
) = x
1
+ x
2
Simplicaci on de funciones - Aplicaciones de las Leyes de De Morgan
Presentaci on
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Principios de l ogica
combinacional
Fundamentos del
algebra de Boole

Simplicacion de
funciones
Tema 3
Tema 4
Tema 5
Tema 6
Tema 7
Tema 8
Tema 2 Circuitos combinacionales page 39
Compuerta NAND
Tabla de Verdad Smbolo
x
1
x
2
f(x
1
, x
2
)
0 0 1
0 1 1
1 0 1
1 1 0
x
1
x
2
f
x
1
x
2
f
f(x
1
, x
2
) = (x
1
x
2
) = x
1
+ x
2
Simplicaci on de funciones - Aplicaciones de las Leyes de De Morgan
Presentaci on
Tema 1
Tema 2
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Principios de l ogica
combinacional
Fundamentos del
algebra de Boole

Simplicacion de
funciones
Tema 3
Tema 4
Tema 5
Tema 6
Tema 7
Tema 8
Tema 2 Circuitos combinacionales page 39
Compuerta NAND
Tabla de Verdad Smbolo
x
1
x
2
f(x
1
, x
2
)
0 0 1
0 1 1
1 0 1
1 1 0
x
1
x
2
f
x
1
x
2
f
f(x
1
, x
2
) = (x
1
x
2
) = x
1
+ x
2
Compuerta NOR
Tabla de Verdad Smbolo
x
1
x
2
f(x
1
, x
2
)
0 0 1
0 1 0
1 0 0
1 1 0
x
1
x
2
f
x
1
x
2
f
f(x
1
, x
2
) = (x
1
+x
2
) = x
1
x
2
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combinacional
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algebra de Boole

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funciones
Tema 3
Tema 4
Tema 5
Tema 6
Tema 7
Tema 8
Tema 2 Circuitos combinacionales page 39
Compuerta NAND
Tabla de Verdad Smbolo
x
1
x
2
f(x
1
, x
2
)
0 0 1
0 1 1
1 0 1
1 1 0
x
1
x
2
f
x
1
x
2
f
f(x
1
, x
2
) = (x
1
x
2
) = x
1
+ x
2
Compuerta NOR
Tabla de Verdad Smbolo
x
1
x
2
f(x
1
, x
2
)
0 0 1
0 1 0
1 0 0
1 1 0
x
1
x
2
f
x
1
x
2
f
f(x
1
, x
2
) = (x
1
+x
2
) = x
1
x
2
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Tema 4
Tema 5
Tema 6
Tema 7
Tema 8
Tema 2 Circuitos combinacionales page 40
N umero de transistores por
compuerta
Tecnologa
NMOS CMOS
NOT 2 2
AND 5 6
NAND 3 4
OR 5 6
NOR 3 4
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Tema 5
Tema 6
Tema 7
Tema 8
Tema 2 Circuitos combinacionales page 40
N umero de transistores por
compuerta
Tecnologa
NMOS CMOS
NOT 2 2
AND 5 6
NAND 3 4
OR 5 6
NOR 3 4
Total de transistores: 22
Total de chips: 3
Compuertas no usadas: 9
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Tema 4
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Tema 6
Tema 7
Tema 8
Tema 2 Circuitos combinacionales page 40
N umero de transistores por
compuerta
Tecnologa
NMOS CMOS
NOT 2 2
AND 5 6
NAND 3 4
OR 5 6
NOR 3 4
Total de transistores: 22
Total de chips: 3
Compuertas no usadas: 9
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Tema 6
Tema 7
Tema 8
Tema 2 Circuitos combinacionales page 40
N umero de transistores por
compuerta
Tecnologa
NMOS CMOS
NOT 2 2
AND 5 6
NAND 3 4
OR 5 6
NOR 3 4
Total de transistores: 22
Total de chips: 3
Compuertas no usadas: 9
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Tema 4
Tema 5
Tema 6
Tema 7
Tema 8
Tema 2 Circuitos combinacionales page 40
N umero de transistores por
compuerta
Tecnologa
NMOS CMOS
NOT 2 2
AND 5 6
NAND 3 4
OR 5 6
NOR 3 4
Total de transistores: 22
Total de chips: 3
Compuertas no usadas: 9
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Tema 6
Tema 7
Tema 8
Tema 2 Circuitos combinacionales page 40
N umero de transistores por
compuerta
Tecnologa
NMOS CMOS
NOT 2 2
AND 5 6
NAND 3 4
OR 5 6
NOR 3 4
Total de transistores: 22
Total de chips: 3
Compuertas no usadas: 9
Total de transistores: 20
Total de chips: 2
Compuertas no usadas: 3
Simplicaci on de funciones - Terminologa
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funciones
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Tema 6
Tema 7
Tema 8
Tema 2 Circuitos combinacionales page 41
Literal. Cada uno de los terminos involucrados en un
producto que representa una operacion logica AND. Estos
pueden o no estar negados. (e.g. el producto x
1
x
2
x
3
tiene
tres literales, y el producto x
1
x
3
x
4
x
6
tiene cuatro literales)
x
1
x
2
x
3
f
0 0 0 1
0 0 1 1
0 1 0 1
0 1 1 1
1 0 0 0
1 0 1 0
1 1 0 0
1 1 1 1
Simplicaci on de funciones - Terminologa
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funciones
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Tema 5
Tema 6
Tema 7
Tema 8
Tema 2 Circuitos combinacionales page 41
Implicante. Producto de dos o mas literales para el cual la
funcion logica es verdadera. Los implicantes basicos son los
miniterminos para los cuales f = 1. Para una funcion de
n-variables, un minitermino es un implicante de n literales.
x
1
x
2
x
3
f
0 0 0 1
0 0 1 1
0 1 0 1
0 1 1 1
1 0 0 0
1 0 1 0
1 1 0 0
1 1 1 1
f =

m(0, 1, 2, 3, 7)
f = x
1
x
2
+ x
1
x
2
+x
2
x
3
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algebra de Boole

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funciones
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Tema 4
Tema 5
Tema 6
Tema 7
Tema 8
Tema 2 Circuitos combinacionales page 41
Implicante primo. Es un implicante que ya no puede ser
reducido a otro con menos literales.
x
1
x
2
x
3
f
0 0 0 1
0 0 1 1
0 1 0 1
0 1 1 1
1 0 0 0
1 0 1 0
1 1 0 0
1 1 1 1
f =

m(0, 1, 2, 3, 7)
f = x
1
x
2
+ x
1
x
2
+x
2
x
3
f = x
1
+x
2
x
3
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Tema 6
Tema 7
Tema 8
Tema 2 Circuitos combinacionales page 41
Implicante primo. Es un implicante que ya no puede ser
reducido a otro con menos literales.
Recubrimiento. Colecci on de implicantes que cubren todos los
casos para los cuales f = 1. (e.g. el conjunto de todos los
miniterminos, el conjunto de todos los implicantes primos)
x
1
x
2
x
3
f
0 0 0 1
0 0 1 1
0 1 0 1
0 1 1 1
1 0 0 0
1 0 1 0
1 1 0 0
1 1 1 1
f =

m(0, 1, 2, 3, 7)
f = x
1
x
2
+ x
1
x
2
+x
2
x
3
f = x
1
+x
2
x
3
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funciones
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Tema 5
Tema 6
Tema 7
Tema 8
Tema 2 Circuitos combinacionales page 41
Recubrimiento. Colecci on de implicantes que cubren todos los
casos para los cuales f = 1. (e.g. el conjunto de todos los
miniterminos, el conjunto de todos los implicantes primos)
Costo. Cantidad de recursos utilizados en la implementaci on
de la funcion logica.
x
1
x
2
x
3
f
0 0 0 1
0 0 1 1
0 1 0 1
0 1 1 1
1 0 0 0
1 0 1 0
1 1 0 0
1 1 1 1
f =

m(0, 1, 2, 3, 7)
f = x
1
x
2
+ x
1
x
2
+x
2
x
3
f = x
1
+x
2
x
3
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combinacional
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algebra de Boole

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funciones
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Tema 5
Tema 6
Tema 7
Tema 8
Tema 2 Circuitos combinacionales page 41
Recubrimiento. Colecci on de implicantes que cubren todos los
casos para los cuales f = 1. (e.g. el conjunto de todos los
miniterminos, el conjunto de todos los implicantes primos)
Costo. Cantidad de recursos utilizados en la implementaci on
de la funcion logica.
x
1
x
2
x
3
f
0 0 0 1
0 0 1 1
0 1 0 1
0 1 1 1
1 0 0 0
1 0 1 0
1 1 0 0
1 1 1 1
f =

m(0, 1, 2, 3, 7)
f = x
1
x
2
+ x
1
x
2
+x
2
x
3
f = x
1
+x
2
x
3
La implementaci on con menor
costo se logra cuando el
recubrimiento de una funcion
dada consiste de implicantes
primos.
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Tema 2
Contenido
Principios de l ogica
combinacional
Fundamentos del
algebra de Boole

Simplicacion de
funciones
Tema 3
Tema 4
Tema 5
Tema 6
Tema 7
Tema 8
Tema 2 Circuitos combinacionales page 42
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x
1
x
2
x
3
x
4
f
0 0 0 0 1
0 0 0 1 0
0 0 1 0 1
0 0 1 1 1
0 1 0 0 0
0 1 0 1 0
0 1 1 0 1
0 1 1 1 1
1 0 0 0 1
1 0 0 1 0
1 0 1 0 1
1 0 1 1 0
1 1 0 0 0
1 1 0 1 0
1 1 1 0 0
1 1 1 1 1
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x
1
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2
x
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f
0 0 0 0 1
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0 1 0 1 0
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1 0 0 0 1
1 0 0 1 0
1 0 1 0 1
1 0 1 1 0
1 1 0 0 0
1 1 0 1 0
1 1 1 0 0
1 1 1 1 1
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Tema 2 Circuitos combinacionales page 42
x
1
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x
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x
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f
0 0 0 0 1
0 0 0 1 0
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1 0 1 1 0
1 1 0 0 0
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1 1 1 0 0
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x
1
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f
0 0 0 0 1
0 0 0 1 0
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x
1
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f
0 0 0 0 1
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0 0 1 0 1
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0 1 0 0 0
0 1 0 1 0
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1 0 1 1 0
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Tema 2 Circuitos combinacionales page 42
x
1
x
2
x
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x
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f
0 0 0 0 1
0 0 0 1 0
0 0 1 0 1
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0 1 0 0 0
0 1 0 1 0
0 1 1 0 1
0 1 1 1 1
1 0 0 0 1
1 0 0 1 0
1 0 1 0 1
1 0 1 1 0
1 1 0 0 0
1 1 0 1 0
1 1 1 0 0
1 1 1 1 1
f = x
2
x
4
+ x
1
x
3
+x
2
x
3
x
4
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Considere la funcion f = x
1
x
3
+ x
1
x
2
x
3
+ x
1
x
2
+x
1
x
2
x
3
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Tema 2 Circuitos combinacionales page 43
Considere la funcion f = x
1
x
3
+ x
1
x
2
x
3
+ x
1
x
2
+x
1
x
2
x
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f = x
1
x
3
+ x
1
x
2
x
3
+ x
1
x
2
+x
1
x
2
x
3
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Considere la funcion f = x
1
x
3
+ x
1
x
2
x
3
+ x
1
x
2
+x
1
x
2
x
3
f = x
1
x
3
+ x
1
x
2
x
3
+ x
1
x
2
+x
1
x
2
x
3
= x
1
x
3
+ x
1
x
2
x
3
+ x
1
x
2
(x
3
+ x
3
) +x
1
x
2
x
3
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Considere la funcion f = x
1
x
3
+ x
1
x
2
x
3
+ x
1
x
2
+x
1
x
2
x
3
f = x
1
x
3
+ x
1
x
2
x
3
+ x
1
x
2
+x
1
x
2
x
3
= x
1
x
3
+ x
1
x
2
x
3
+ x
1
x
2
(x
3
+ x
3
) +x
1
x
2
x
3
= x
1
x
3
+ x
1
x
2
x
3
+ x
1
x
2
x
3
+ x
1
x
2
x
3
+x
1
x
2
x
3
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Tema 7
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Tema 2 Circuitos combinacionales page 43
Considere la funcion f = x
1
x
3
+ x
1
x
2
x
3
+ x
1
x
2
+x
1
x
2
x
3
f = x
1
x
3
+ x
1
x
2
x
3
+ x
1
x
2
+x
1
x
2
x
3
= x
1
x
3
+ x
1
x
2
x
3
+ x
1
x
2
(x
3
+ x
3
) +x
1
x
2
x
3
= x
1
x
3
+ x
1
x
2
x
3
+ x
1
x
2
x
3
+ x
1
x
2
x
3
+x
1
x
2
x
3
= x
1
x
3
+ x
1
x
3
+x
2
x
3
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combinacional
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Tema 7
Tema 8
Tema 2 Circuitos combinacionales page 43
Considere la funcion f = x
1
x
3
+ x
1
x
2
x
3
+ x
1
x
2
+x
1
x
2
x
3
f = x
1
x
3
+ x
1
x
2
x
3
+ x
1
x
2
+x
1
x
2
x
3
= x
1
x
3
+ x
1
x
2
x
3
+ x
1
x
2
(x
3
+ x
3
) +x
1
x
2
x
3
= x
1
x
3
+ x
1
x
2
x
3
+ x
1
x
2
x
3
+ x
1
x
2
x
3
+x
1
x
2
x
3
= x
1
x
3
+ x
1
x
3
+x
2
x
3
f = x
1
x
3
+x
2
x
3
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Tema 2 Circuitos combinacionales page 43
Considere la funcion f = x
1
x
3
+ x
1
x
2
x
3
+ x
1
x
2
+x
1
x
2
x
3
f = x
1
x
3
+ x
1
x
2
x
3
+ x
1
x
2
+x
1
x
2
x
3
= x
1
x
3
+ x
1
x
2
x
3
+ x
1
x
2
(x
3
+ x
3
) +x
1
x
2
x
3
= x
1
x
3
+ x
1
x
2
x
3
+ x
1
x
2
x
3
+ x
1
x
2
x
3
+x
1
x
2
x
3
= x
1
x
3
+ x
1
x
3
+x
2
x
3
f = x
1
x
3
+x
2
x
3
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Principios de l ogica
combinacional
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algebra de Boole

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funciones
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Tema 4
Tema 5
Tema 6
Tema 7
Tema 8
Tema 2 Circuitos combinacionales page 44
Proceso generico para encontrar la implementaci on de mnimo
costo para una funcion logica dada:
1. Genere todos los implicantes primos.
2. Encuentre el conjunto de los implicantes primos esenciales.
3. Si el conjunto de implicantes primos esenciales cubre todos
los casos para los que f = 1, este es el recubrimiento
deseado. De otra forma, determine los implicantes primos
no-esenciales que deberan incluirse para formar un
recubrimiento de costo mnimo.
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Principios de l ogica
combinacional
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algebra de Boole

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Tema 6
Tema 7
Tema 8
Tema 2 Circuitos combinacionales page 44
Considere la funcion
f(x
1
, . . . , x
4
) =

m(0, 4, 8, 10, 11, 12, 13, 15)


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combinacional
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algebra de Boole

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Tema 7
Tema 8
Tema 2 Circuitos combinacionales page 44
Considere la funcion
f(x
1
, . . . , x
4
) =

m(0, 4, 8, 10, 11, 12, 13, 15)


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Tema 7
Tema 8
Tema 2 Circuitos combinacionales page 44
Considere la funcion
f(x
1
, . . . , x
4
) =

m(0, 4, 8, 10, 11, 12, 13, 15)


f = x
3
x
4
+x
1
x
2
x
3
+x
1
x
3
x
4
+x
1
x
2
x
3
f = x
3
x
4
+x
1
x
2
x
4
+x
1
x
2
x
3
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algebra de Boole

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Tema 5
Tema 6
Tema 7
Tema 8
Tema 2 Circuitos combinacionales page 45
Considere la funcion
f(x
1
, . . . , x
4
) =

m(2, 4, 5, 6, 10) +D(12, 13, 14, 15); donde


D(12,13,14,15) denota valores de no-importa para los
miniterminos m
12
, m
13
, m
14
, m
15
f = x
2
x
3
+x
3
x
4
f = (x
2
+x
3
)( x
3
+ x
4
)
Contenido - Modelado con HDL a nivel RTL - (4.5 hrs.)
Presentaci on
Tema 1
Tema 2
Tema 3
Contenido
ENTITY y
ARCHITECTURE
SIGNAL y CONSTANT
WHEN ... ELSE
WITH ... SELECT
GENERATE y GENERIC
Tema 4
Tema 5
Tema 6
Tema 7
Tema 8
1121037 Dise no L ogico page 46
1. Estructura de un programa en lenguaje VHDL
1
: Entidad y
arquitectura.
2. Se nales, constantes y tipos basicos: bit, bit vector, e
integer.
3. Sentencias concurrentes: Asignacion directa y condicional
when... else.
4. Sentencias de seleccion with... select.
5. Componentes.
6. Sentencias generic y generate.
1
acronimo en ingles: VHSIC Hardware Description Language
Estructura de un programa en VHDL
Presentaci on
Tema 1
Tema 2
Tema 3
Contenido

ENTITY y
ARCHITECTURE
SIGNAL y CONSTANT
WHEN ... ELSE
WITH ... SELECT
GENERATE y GENERIC
Tema 4
Tema 5
Tema 6
Tema 7
Tema 8
Tema 3 Modelado con HDL a nivel RTL page 47
Todo programa en VHDL se componen de dos partes:
ENTITY nombre_entidad IS
PORT([ SIGNAL] nombre_se~nal{, nombre se~ nal} : [modo] tipo_dato {;
[SIGNAL] nombre se~ nal {, nombre se~ nal} : [modo] tipo dato } );
END nombre_entidad;
-- Este es un comentario
ARCHITECTURE nombre_arquitectura OF nombre_entidad IS
-- Parte de declaraciones
[declaraciones tipo SIGNAL]
[declaraciones tipo CONSTANT]
[declaraciones tipo COMPONENT]
BEGIN
-- Cuerpo de la arquitectura
{creaci on de componentes;}
{asignaciones concurrentes;}
{creaci on de procesos;}
END [nombre_arquitectura ];
Estructura de un programa en VHDL
Presentaci on
Tema 1
Tema 2
Tema 3
Contenido

ENTITY y
ARCHITECTURE
SIGNAL y CONSTANT
WHEN ... ELSE
WITH ... SELECT
GENERATE y GENERIC
Tema 4
Tema 5
Tema 6
Tema 7
Tema 8
Tema 3 Modelado con HDL a nivel RTL page 48
PORT( nombre_se~nal : [modo] tipo_dato );
[modo] Descripcion
IN Usado cuando se declara una se nal como puerto de en-
trada.
OUT Usado cuando se declara una se nal como puerto de sa-
lida. En una sentencia de asignaci on, la se nal declarada
con el modo OUT solo puede aparecer del lado izquierdo
del operador <=.
INOUT
Usado para declarar puertos bidireccionales.
BUFFER
Usado para declarar puertos de salida con un registro
de memoria. A diferencia del modo OUT, este modo
puede ser usado a ambos lados del operador <= gracias
al registro de memoria asociado al puerto de salida.
Se nales, constantes, y tipos basicos.
Presentaci on
Tema 1
Tema 2
Tema 3
Contenido
ENTITY y
ARCHITECTURE

SIGNAL y
CONSTANT
WHEN ... ELSE
WITH ... SELECT
GENERATE y GENERIC
Tema 4
Tema 5
Tema 6
Tema 7
Tema 8
Tema 3 Modelado con HDL a nivel RTL page 49
Una objeto o variable tipo se nal modela alambres o cables de
interconexi on en un circuito. Una se nal se puede declarar en dos
lugares a lo largo de un programa en VHDL: en la declaraci on de la
entidad, y en la parte de declaraciones de una arquitectura.
SIGNAL nombre_se~nal : tipo dato;
tipo_dato Descripcion
BIT
Predenido en cualquier lenguaje HDL. Maneja valores
1 y 0.
BIT_VECTOR
Arreglo de objetos tipo BIT (e.g.
SIGNAL C : BIT_VECTOR(1 TO 4)).
INTEGER
Predenido en cualquier lenguaje HDL. Representa un
entero en binario, y el compilador automticamente
asigna 32 bits a cada se nal de este tipo. Su rango
de representacion es de (2
31
1) a 2
31
1. (e.g.
SIGNAL X: INTEGER;)
Se nales, constantes, y tipos basicos.
Presentaci on
Tema 1
Tema 2
Tema 3
Contenido
ENTITY y
ARCHITECTURE

SIGNAL y
CONSTANT
WHEN ... ELSE
WITH ... SELECT
GENERATE y GENERIC
Tema 4
Tema 5
Tema 6
Tema 7
Tema 8
Tema 3 Modelado con HDL a nivel RTL page 50
... Continuaci on
tipo_dato Descripcion
STD_LOGIC
STD_LOGIC_VECTOR
Extension del tipo de datos BIT/BIT_VECTOR
para abarcar los valores: Z que representa al-
ta impedancia; que representa valores de no-
importa; L y H que representan valores debiles
de cero y uno logicos; U que representa valo-
res no inicializados; y X que representa valores
desconocidos.
STD_ULOGIC
A diferencia del tipo STD_LOGIC, STD_ULOGIC
no permite que una se nal tenga mltiples fuen-
tes. Cuando una seal tipo STD_LOGIC tiene dos
fuentes con valores diferentes, una funci on de re-
soluci on es utilizada para determinar cual tiene
prioridad.
Se nales, constantes, y tipos basicos.
Presentaci on
Tema 1
Tema 2
Tema 3
Contenido
ENTITY y
ARCHITECTURE

SIGNAL y
CONSTANT
WHEN ... ELSE
WITH ... SELECT
GENERATE y GENERIC
Tema 4
Tema 5
Tema 6
Tema 7
Tema 8
Tema 3 Modelado con HDL a nivel RTL page 51
... Continuaci on
tipo_dato Descripcion
SIGNED
UNSIGNED
Son denidos en el paquete std logic arith de la libreria
ieee y determinan la representacion numerica a utili-
zarse en operaciones aritmeticas. Son similares al tipo
STD_LOGIC_VECTOR en el sentido que denen arreglos
de se nales. e.g.
USE ieee.std_logic_signed.all;
SIGNAL C : STD_LOGIC_VECTOR(3 DOWNTO 0);
USE ieee.std_logic_arith.all;
SIGNAL C : SIGNED(3 DOWNTO 0);
BOOLEAN
Toma valores con las etiquetas TRUE y FALSE, equi-
valentes a 1 y 0 logicos.
Se nales, constantes, y tipos basicos.
Presentaci on
Tema 1
Tema 2
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Contenido
ENTITY y
ARCHITECTURE

SIGNAL y
CONSTANT
WHEN ... ELSE
WITH ... SELECT
GENERATE y GENERIC
Tema 4
Tema 5
Tema 6
Tema 7
Tema 8
Tema 3 Modelado con HDL a nivel RTL page 52
... Continuaci on
tipo_dato Descripcion
ENUMERATE Toma valores con las etiquetas especicadas
por el usuario, los cuales son declarados como
TYPE nombre_enum IS (name{, name}); donde
name es el valor-etiqueta a usar. e.g.
TYPE tipo_estado IS (estadoA , estadoB , estadoC);
SIGNAL y : tipo_estado;
Una constante es un dato que no cambia de valor, y a diferencia de
una se nal, este no representa un cable en el circuito.
CONSTANT nombre_constante : tipo_dato := valor_numerico;
e.g.
CONSTANT Zero : STD_LOGIC_VECTOR(3 DOWNTO 0) := "0000";
Sentencias de seleccion WHEN ... ELSE.
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Tema 1
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Tema 3
Contenido
ENTITY y
ARCHITECTURE
SIGNAL y CONSTANT
WHEN ... ELSE
WITH ... SELECT
GENERATE y GENERIC
Tema 4
Tema 5
Tema 6
Tema 7
Tema 8
Tema 3 Modelado con HDL a nivel RTL page 53
Es muy similar a la estructura if ... then ... else en otros languages de
programaci on. A diferencia de la estructura WITH ... SELECT, los
criterios de seleccion (o condiciones de seleccion) no necesitan ser
mutuamente exclusivos ya que se listan en orden de prioridad.
[label:] -- etiqueta opcional
nombre_se~nal <= expresion WHEN expresion_logica ELSE
{expresi on WHEN expresi on l ogica ELSE}
expresion;
e.g. Codicador con prioridad
LIBRARY ieee;
USE ieee. std_logic_1164.all;
ENTITY CodPrior IS
PORT ( pet1 , pet2 , pet3 : IN STD_LOGIC;
f : OUT STD_LOGIC_VECTOR (1 DOWNTO 0) );
END CodPrior ;
ARCHITECTURE Estructura OF CodPrior IS
BEGIN
f <= "01" WHEN pet1 = 1 ELSE
"10" WHEN pet2 = 1 ELSE
"11" WHEN pet3 = 1 ELSE
"00";
END Estructura;
Sentencias de seleccion WITH ... SELECT.
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Contenido
ENTITY y
ARCHITECTURE
SIGNAL y CONSTANT
WHEN ... ELSE

WITH ...
SELECT
GENERATE y GENERIC
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Tema 3 Modelado con HDL a nivel RTL page 54
Una asignaci on condicional es usada para seleccionar una de varias
alternativas con base en un criterio de seleccion. La se nal del lado
izquierdo del operador <= es asignada con la se nal indexada por el
criterio de seleccion.
[label:] -- etiqueta opcional
WITH expresion SELECT
nombre_se~nal <= expresion WHEN valor_constante{,
expresi on WHEN valor constante};
e.g. Multiplexor 2-a-1
-- Declaracion de entidad y encabezado de arquitectura omitidas
SIGNAL x1,x2,Sel ,f : STD_LOGIC;
-- Declaracion del cuerpo de la arquitectura omitida
WITH Sel SELECT
f <= x1 WHEN 0,
x2 WHEN OTHERS;
En este caso, la palabra reservada OTHERS cubre los casos que a un no
han sido listados (e.g. 1,Z,). Los criterios, o expresiones de
seleccion, deben de ser mutuamente exclusivas.
Sentencias GENERATE y GENERIC.
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Contenido
ENTITY y
ARCHITECTURE
SIGNAL y CONSTANT
WHEN ... ELSE
WITH ... SELECT

GENERATE y
GENERIC
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Tema 8
Tema 3 Modelado con HDL a nivel RTL page 55
La estructura GENERATE provee una forma conveniente de repetir la
instanciacion de un componente o la asignaci on de una expresion
logica. Posee dos variantes:
[label:] -- etiqueta opcional
FOR indice IN rango GENERATE
declaracion;
{declaracion;}
END GENERATE;
[label:] -- etiqueta opcional
IF expresion GENERATE
declaracion;
{declaracion;}
END GENERATE;
La variante IF ... GENERATE es usada rara ves, mientras que la
variante FOR...GENERATE se usa frecuentemente.
Sentencias GENERATE y GENERIC.
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Contenido
ENTITY y
ARCHITECTURE
SIGNAL y CONSTANT
WHEN ... ELSE
WITH ... SELECT

GENERATE y
GENERIC
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Tema 3 Modelado con HDL a nivel RTL page 56
La palabra reservada GENERIC se usa para denir parametros generales
que afectan la estructura de una entidad (e.g. el ancho de un bus, el
numero de componentes a instanciar). Tambien se conoce como dise no
de componentes parametrizados.
ENTITY nombre_entidad IS
GENERIC ( parametro : tipo_dato := valor );
PORT ( nombre_se~nal );
END nombre_entidad;
La forma de instanciar un componente parametrizado es:
[label]: nombre_componente
GENERIC MAP ( parameter => valor)
PORT MAP ( nombre_se~nal{, nombre se~ nal} );
Contenido - Bloques combinacionales - (7.5 hrs.)
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Contenido
Multiplexores
Decodicadores
Codicadores
Comparadores
Sumador-Restador
PROCESS
IF, CASE, LOOP
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1121037 Dise no L ogico page 57
1. Dise no de circuitos combinacionales con bloques logicos.
1.1 Decodicadores.
1.2 Codicadores.
1.3 Multiplexores.
1.4 Demultiplexores.
1.5 Sumador y unidades logico aritmeticas.
1.6 Comparadores.
2. VHDL para circuitos y bloques combinacionales de mediana
complejidad.
2.1 Sentencia process e instructions secuenciales:
if... then... else, case, and loop.
2.2 Paquetes aritmeticos y operadores sobrecargados:
Paquetes IEEE 1164, Numeric.
Tipos std logic, std logic vector, signed y
unsigned.
Funciones de conversion entre tipos.
Operador de concatenaci on.
Contenido - Bloques combinacionales - (7.5 hrs.)
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Multiplexores
Decodicadores
Codicadores
Comparadores
Sumador-Restador
PROCESS
IF, CASE, LOOP
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1121037 Dise no L ogico page 57
1. Dise no de circuitos combinacionales con bloques logicos.
1.1 Decodicadores.
1.2 Codicadores.
1.3 Multiplexores.
1.4 Demultiplexores.
1.5 Sumador y unidades logico aritmeticas.
1.6 Comparadores.
2. VHDL para circuitos y bloques combinacionales de mediana
complejidad.
2.1 Sentencia process e instructions secuenciales:
if... then... else, case, and loop.
2.2 Paquetes aritmeticos y operadores sobrecargados:
Paquetes IEEE 1164, Numeric.
Tipos std logic, std logic vector, signed y
unsigned.
Funciones de conversion entre tipos.
Operador de concatenaci on.
Bloques L ogicos Multiplexores.
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Multiplexores
Decodicadores
Codicadores
Comparadores
Sumador-Restador
PROCESS
IF, CASE, LOOP
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Multiplexor 2 a 1 Multiplexor 4 a 1
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Decodicadores
Codicadores
Comparadores
Sumador-Restador
PROCESS
IF, CASE, LOOP
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Tema 7
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Tema 4 Bloques combinacionales page 59
Mux 4 a 1 implemetado con
Mux 2 a 1
Mux 16 a 1 implementado
con Mux 4 a 1
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Decodicadores
Codicadores
Comparadores
Sumador-Restador
PROCESS
IF, CASE, LOOP
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Tema 4 Bloques combinacionales page 60
Implementacion de funciones usando multiplexores
OR Exclusiva Operacion mayorante u
operador mediano
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Multiplexores
Decodicadores
Codicadores
Comparadores
Sumador-Restador
PROCESS
IF, CASE, LOOP
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Tema 7
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Tema 4 Bloques combinacionales page 61
Ejemplo.- Implemente la funcion f = x
1
x
2
x
4
+x
1
x
2
x
3
+ x
1
x
2
x
4
con un MUX de 8 a 1 (3 variables).
f =

m(2, 3, 6, 8, 11, 12)


I
0
I
1
I
2
I
3
I
4
I
5
I
6
I
7
x
4
m
0
m
1
m
2
m
3
m
4
m
5
m
6
m
7
x
4
m
8
m
9
m
10
m
11
m
12
m
13
m
14
m
15
f
I
0
I
1
I
2
I
3
I
4
I
5
I
6
I
7
x
4
0 0 1 1 0 0 1 0
x
4
1 0 0 1 1 0 0 0
f x
4
0 x
4
1 x
4
0 x
4
0
Bloques L ogicos Multiplexores.
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Multiplexores
Decodicadores
Codicadores
Comparadores
Sumador-Restador
PROCESS
IF, CASE, LOOP
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Tema 6
Tema 7
Tema 8
Tema 4 Bloques combinacionales page 62
Teorema de expansion de Shannon.
Cualquier funcion booleana f(x
1
, . . . , x
n
) puede escribirse en la
forma:
f(x
1
, x
2
, . . . , x
n
) = x
1
f(0, x
2
, . . . , x
n
) +x
1
f(1, x
2
, . . . , x
n
)
donde el termino f(0, x
2
, . . . , x
n
) se conoce como cofactor de f
con respecto a x
1
, y se denota como f
x
1
; similarmente, el
termino f(1, x
2
, . . . , x
n
) se conoce como cofactor de f con
respecto a x
1
y se denota como f
x
1
. En general si la expansion
se realiza con respecto de la variable x
i
, f
x
i
denota el cofactor
f(x
1
, . . . , x
i1
, 1, x
i+1
, . . . , x
n
), y la expansion se reduce a:
f(x
1
, . . . , x
n
) = x
i
f
x
i
+x
i
f
x
i
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Multiplexores
Decodicadores
Codicadores
Comparadores
Sumador-Restador
PROCESS
IF, CASE, LOOP
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Tema 4 Bloques combinacionales page 63
Ejemplo.- Considere la funcion mayorante en su forma de suma
de productos:
f(x
1
, x
2
, x
3
) = x
1
x
2
+x
1
x
3
+x
2
x
3
= x
1
(0 x
2
+ 0 x
3
+x
2
x
3
) +x
1
(1 x
2
+ 1 x
3
+x
2
x
3
)
= x
1
(x
2
x
3
) +x
1
(x
2
+x
3
)
Ejemplo.- Considere la funci on XOR de tres entradas:
f = x
1
x
2
x
3
= x
1
(x
2
x
3
) +x
1
(x
2
x
3
)
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Multiplexores
Decodicadores
Codicadores
Comparadores
Sumador-Restador
PROCESS
IF, CASE, LOOP
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Ejemplo.- Obtenga la implementaci on con multiplexores de la
siguiente funcion usando la expansion de Shannon para cada una
de las variables.
f = x
1
x
3
+x
2
x
3
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Decodicadores
Codicadores
Comparadores
Sumador-Restador
PROCESS
IF, CASE, LOOP
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Ejemplo.- Obtenga la implementaci on con multiplexores de la
siguiente funcion usando la expansion de Shannon para cada una
de las variables.
f = x
1
x
3
+x
2
x
3
Usando x
1
:
f = x
1
f
x
1
+x
1
f
x
1
Usando x
3
:
f = x
3
f
x
3
+x
3
f
x
3
= x
3
(x
2
) +x
3
( x
1
)
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Multiplexores
Decodicadores
Codicadores
Comparadores
Sumador-Restador
PROCESS
IF, CASE, LOOP
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Ejemplo.- Obtenga la implementaci on con multiplexores de la
siguiente funcion usando la expansion de Shannon para cada una
de las variables.
f = x
1
x
3
+x
2
x
3
Usando x
1
:
f = x
1
f
x
1
+x
1
f
x
1
= x
1
(x
3
+x
2
) +x
1
(x
2
x
3
)
Usando x
3
:
f = x
3
f
x
3
+x
3
f
x
3
= x
3
(x
2
) +x
3
( x
1
)
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Multiplexores
Decodicadores
Codicadores
Comparadores
Sumador-Restador
PROCESS
IF, CASE, LOOP
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Ejemplo.- Obtenga la implementaci on con multiplexores de la
siguiente funcion usando la expansion de Shannon para cada una
de las variables.
f = x
1
x
3
+x
2
x
3
Usando x
1
:
f = x
1
f
x
1
+x
1
f
x
1
= x
1
(x
3
+x
2
) +x
1
(x
2
x
3
)
Usando x
2
:
f = x
2
f
x
2
+x
2
f
x
2
Usando x
3
:
f = x
3
f
x
3
+x
3
f
x
3
= x
3
(x
2
) +x
3
( x
1
)
Bloques L ogicos Multiplexores.
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Contenido
Multiplexores
Decodicadores
Codicadores
Comparadores
Sumador-Restador
PROCESS
IF, CASE, LOOP
Tema 5
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Tema 7
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Tema 4 Bloques combinacionales page 64
Ejemplo.- Obtenga la implementaci on con multiplexores de la
siguiente funcion usando la expansion de Shannon para cada una
de las variables.
f = x
1
x
3
+x
2
x
3
Usando x
1
:
f = x
1
f
x
1
+x
1
f
x
1
= x
1
(x
3
+x
2
) +x
1
(x
2
x
3
)
Usando x
2
:
f = x
2
f
x
2
+x
2
f
x
2
= x
2
( x
1
x
3
) +x
2
( x
1
+ x
3
)
Usando x
3
:
f = x
3
f
x
3
+x
3
f
x
3
= x
3
(x
2
) +x
3
( x
1
)
Bloques L ogicos Multiplexores.
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Contenido
Multiplexores
Decodicadores
Codicadores
Comparadores
Sumador-Restador
PROCESS
IF, CASE, LOOP
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Ejemplo.- Obtenga la implementaci on con multiplexores de la
siguiente funcion usando la expansion de Shannon para cada una
de las variables.
f = x
1
x
3
+x
2
x
3
Usando x
1
:
f = x
1
f
x
1
+x
1
f
x
1
= x
1
(x
3
+x
2
) +x
1
(x
2
x
3
)
Usando x
2
:
f = x
2
f
x
2
+x
2
f
x
2
= x
2
( x
1
x
3
) +x
2
( x
1
+ x
3
)
Usando x
3
:
f = x
3
f
x
3
+x
3
f
x
3
Bloques L ogicos Multiplexores.
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Contenido
Multiplexores
Decodicadores
Codicadores
Comparadores
Sumador-Restador
PROCESS
IF, CASE, LOOP
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Tema 7
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Tema 4 Bloques combinacionales page 64
Ejemplo.- Obtenga la implementaci on con multiplexores de la
siguiente funcion usando la expansion de Shannon para cada una
de las variables.
f = x
1
x
3
+x
2
x
3
Usando x
1
:
f = x
1
f
x
1
+x
1
f
x
1
= x
1
(x
3
+x
2
) +x
1
(x
2
x
3
)
Usando x
2
:
f = x
2
f
x
2
+x
2
f
x
2
= x
2
( x
1
x
3
) +x
2
( x
1
+ x
3
)
Usando x
3
:
f = x
3
f
x
3
+x
3
f
x
3
= x
3
(x
2
) +x
3
( x
1
)
Bloques L ogicos Multiplexores.
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Tema 2
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Contenido
Multiplexores
Decodicadores
Codicadores
Comparadores
Sumador-Restador
PROCESS
IF, CASE, LOOP
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Tema 6
Tema 7
Tema 8
Tema 4 Bloques combinacionales page 65
El teorema de expansion de Shannon puede usarse para factorizar
mas de una variable al mismo tiempo. Por ejemplo, la expansion
para dos variables se escribe como:
f(x
1
, . . . , x
n
) = x
1
x
2
f(0, 0, x
3
, . . . , x
n
)
+ x
1
x
2
f(0, 1, x
3
, . . . , x
n
)
+x
1
x
2
f(1, 0, x
3
, . . . , x
n
)
+x
1
x
2
f(1, 1, x
3
, . . . , x
n
)
Bloques L ogicos Decodicadores.
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Tema 2
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Tema 4
Contenido
Multiplexores
Decodicadores
Codicadores
Comparadores
Sumador-Restador
PROCESS
IF, CASE, LOOP
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Tema 6
Tema 7
Tema 8
Tema 4 Bloques combinacionales page 66
Smbolo generico de un
decodicador.
Bloques L ogicos Decodicadores.
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Tema 2
Tema 3
Tema 4
Contenido
Multiplexores
Decodicadores
Codicadores
Comparadores
Sumador-Restador
PROCESS
IF, CASE, LOOP
Tema 5
Tema 6
Tema 7
Tema 8
Tema 4 Bloques combinacionales page 66
Smbolo generico de un
decodicador.
Decodicador 2 a 4.
Bloques L ogicos Decodicadores.
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Tema 1
Tema 2
Tema 3
Tema 4
Contenido
Multiplexores
Decodicadores
Codicadores
Comparadores
Sumador-Restador
PROCESS
IF, CASE, LOOP
Tema 5
Tema 6
Tema 7
Tema 8
Tema 4 Bloques combinacionales page 66
Smbolo generico de un
decodicador.
Decodicador 3 a 8
implementado con
decodicadores 2 a 4.
Decodicador 2 a 4.
Bloques L ogicos Decodicadores.
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Tema 1
Tema 2
Tema 3
Tema 4
Contenido
Multiplexores
Decodicadores
Codicadores
Comparadores
Sumador-Restador
PROCESS
IF, CASE, LOOP
Tema 5
Tema 6
Tema 7
Tema 8
Tema 4 Bloques combinacionales page 67
Principales aplicaciones de los decodicadores:
Selecci on de una palabra de memoria.
Control de un buer triestado.
Decodicador BCD a siete segmentos.
Demultiplexor.
Bloques L ogicos Codicadores.
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Tema 2
Tema 3
Tema 4
Contenido
Multiplexores
Decodicadores
Codicadores
Comparadores
Sumador-Restador
PROCESS
IF, CASE, LOOP
Tema 5
Tema 6
Tema 7
Tema 8
Tema 4 Bloques combinacionales page 68
Se usan generalmente para
reducir el n umero de bits con que
se representa cierta informacion.
Smbolo para un codicador
binario de 2
n
a n.
Cuando se contempla mas de una
entrada activa a la ves, se
necesita dar prioridad a las
entradas.
Codicador binario con prioridad
y
0
= i
1
+i
3
y
1
= i
2
+i
3
z = i
0
+i
1
+i
2
+i
3
Bloques L ogicos Codicadores.
Presentaci on
Tema 1
Tema 2
Tema 3
Tema 4
Contenido
Multiplexores
Decodicadores
Codicadores
Comparadores
Sumador-Restador
PROCESS
IF, CASE, LOOP
Tema 5
Tema 6
Tema 7
Tema 8
Tema 4 Bloques combinacionales page 68
Se usan generalmente para
reducir el n umero de bits con que
se representa cierta informacion.
Smbolo para un codicador
binario de 2
n
a n.
Codicador binario 4 a 2.
Cuando se contempla mas de una
entrada activa a la ves, se
necesita dar prioridad a las
entradas.
Codicador binario con prioridad
y
0
= i
1
+i
3
y
1
= i
2
+i
3
z = i
0
+i
1
+i
2
+i
3
Bloques L ogicos Codicadores.
Presentaci on
Tema 1
Tema 2
Tema 3
Tema 4
Contenido
Multiplexores
Decodicadores
Codicadores
Comparadores
Sumador-Restador
PROCESS
IF, CASE, LOOP
Tema 5
Tema 6
Tema 7
Tema 8
Tema 4 Bloques combinacionales page 68
Se usan generalmente para
reducir el n umero de bits con que
se representa cierta informacion.
Smbolo para un codicador
binario de 2
n
a n.
Codicador binario 4 a 2.
Cuando se contempla mas de una
entrada activa a la ves, se
necesita dar prioridad a las
entradas.
Codicador binario con prioridad
y
0
= i
1
+i
3
y
1
= i
2
+i
3
z = i
0
+i
1
+i
2
+i
3
Bloques L ogicos Comparadores.
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Tema 2
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Tema 4
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Multiplexores
Decodicadores
Codicadores
Comparadores
Sumador-Restador
PROCESS
IF, CASE, LOOP
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Tema 6
Tema 7
Tema 8
Tema 4 Bloques combinacionales page 69
Considere dos n umeros binarios A = [a
3
a
2
a
1
a
0
] y B = [b
3
b
2
b
1
b
0
]
positivos. Dise ne un circuito con tres salidas AeqB, AgtB, y AltB que
se activen cuando A = B, A > B, y A < B, respectivamente.
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Considere dos n umeros binarios A = [a
3
a
2
a
1
a
0
] y B = [b
3
b
2
b
1
b
0
]
positivos. Dise ne un circuito con tres salidas AeqB, AgtB, y AltB que
se activen cuando A = B, A > B, y A < B, respectivamente.
Denamos un conjunto de se nales intermedias i
3
, i
2
, i
1
, e i
0
.
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Considere dos n umeros binarios A = [a
3
a
2
a
1
a
0
] y B = [b
3
b
2
b
1
b
0
]
positivos. Dise ne un circuito con tres salidas AeqB, AgtB, y AltB que
se activen cuando A = B, A > B, y A < B, respectivamente.
Denamos un conjunto de se nales intermedias i
3
, i
2
, i
1
, e i
0
.
Cada i
k
= 1 si los bits correspondientes de A y B son iguales (i.e.
i
k
= a
k
b
k
.
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Considere dos n umeros binarios A = [a
3
a
2
a
1
a
0
] y B = [b
3
b
2
b
1
b
0
]
positivos. Dise ne un circuito con tres salidas AeqB, AgtB, y AltB que
se activen cuando A = B, A > B, y A < B, respectivamente.
Denamos un conjunto de se nales intermedias i
3
, i
2
, i
1
, e i
0
.
Cada i
k
= 1 si los bits correspondientes de A y B son iguales (i.e.
i
k
= a
k
b
k
.
La salida AeqB queda denida como AeqB = i
3
i
2
i
1
i
0
.
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Considere dos n umeros binarios A = [a
3
a
2
a
1
a
0
] y B = [b
3
b
2
b
1
b
0
]
positivos. Dise ne un circuito con tres salidas AeqB, AgtB, y AltB que
se activen cuando A = B, A > B, y A < B, respectivamente.
Denamos un conjunto de se nales intermedias i
3
, i
2
, i
1
, e i
0
.
Cada i
k
= 1 si los bits correspondientes de A y B son iguales (i.e.
i
k
= a
k
b
k
.
La salida AeqB queda denida como AeqB = i
3
i
2
i
1
i
0
.
Comparando los bits de A y B de izquierda a derecha, podemos
saber si A > B.
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Considere dos n umeros binarios A = [a
3
a
2
a
1
a
0
] y B = [b
3
b
2
b
1
b
0
]
positivos. Dise ne un circuito con tres salidas AeqB, AgtB, y AltB que
se activen cuando A = B, A > B, y A < B, respectivamente.
Denamos un conjunto de se nales intermedias i
3
, i
2
, i
1
, e i
0
.
Cada i
k
= 1 si los bits correspondientes de A y B son iguales (i.e.
i
k
= a
k
b
k
.
La salida AeqB queda denida como AeqB = i
3
i
2
i
1
i
0
.
Comparando los bits de A y B de izquierda a derecha, podemos
saber si A > B.
La posicion k en la cual los bits a
k
y b
k
dieren determina que
A > B si a
k
= 1 y b
k
= 0.
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Codicadores
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Considere dos n umeros binarios A = [a
3
a
2
a
1
a
0
] y B = [b
3
b
2
b
1
b
0
]
positivos. Dise ne un circuito con tres salidas AeqB, AgtB, y AltB que
se activen cuando A = B, A > B, y A < B, respectivamente.
Denamos un conjunto de se nales intermedias i
3
, i
2
, i
1
, e i
0
.
Cada i
k
= 1 si los bits correspondientes de A y B son iguales (i.e.
i
k
= a
k
b
k
.
La salida AeqB queda denida como AeqB = i
3
i
2
i
1
i
0
.
Comparando los bits de A y B de izquierda a derecha, podemos
saber si A > B.
La posicion k en la cual los bits a
k
y b
k
dieren determina que
A > B si a
k
= 1 y b
k
= 0.
La salida AgtB queda denida como
AgtB = a
3

b
3
+i
3
a
2

b
2
+i
3
i
2
a
1

b
1
+i
3
i
2
i
1
a
0

b
0
.
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Codicadores
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Considere dos n umeros binarios A = [a
3
a
2
a
1
a
0
] y B = [b
3
b
2
b
1
b
0
]
positivos. Dise ne un circuito con tres salidas AeqB, AgtB, y AltB que
se activen cuando A = B, A > B, y A < B, respectivamente.
Denamos un conjunto de se nales intermedias i
3
, i
2
, i
1
, e i
0
.
Cada i
k
= 1 si los bits correspondientes de A y B son iguales (i.e.
i
k
= a
k
b
k
.
La salida AeqB queda denida como AeqB = i
3
i
2
i
1
i
0
.
Comparando los bits de A y B de izquierda a derecha, podemos
saber si A > B.
La posicion k en la cual los bits a
k
y b
k
dieren determina que
A > B si a
k
= 1 y b
k
= 0.
La salida AgtB queda denida como
AgtB = a
3

b
3
+i
3
a
2

b
2
+i
3
i
2
a
1

b
1
+i
3
i
2
i
1
a
0

b
0
.
La salida AltB queda denida como AltB = AeqB +AgtB.
Bloques L ogicos Sumador y Restador.
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Decodicadores
Codicadores
Comparadores

Sumador-
Restador
PROCESS
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b
3
b
2
b
1
b
0
Signo-Magnitud
Complemento Complemento
a uno a dos
0111 +7 +7 +7
0110 +6 +6 +6
0101 +5 +5 +5
0100 +4 +4 +4
0011 +3 +3 +3
0010 +2 +2 +2
0001 +1 +1 +1
0000 +0 +0 +0
1000 -0 -7 -8
1001 -1 -6 -7
1010 -2 -5 -6
1011 -3 -4 -5
1100 -4 -3 -4
1101 -5 -2 -3
1110 -6 -1 -2
1111 -7 -0 -1
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Decodicadores
Codicadores
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Sumador-
Restador
PROCESS
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Suma en complemento a uno.
0000 0010
(+5) 0101 ( -5) 1010
+(+2) +0010 +(+2) +0010
(+7) 0111 ( -3) 1100
1101 1000
(+5) 0101 ( -5) 1010
+( -2) +1101 +( -2) +1101
(+3) 10010 ( -7) 10111
1 1
0011 1000
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Decodicadores
Codicadores
Comparadores

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Restador
PROCESS
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Suma en complemento a dos.
0000 0010
(+5) 0101 ( -5) 1011
+(+2) +0010 +(+2) +0010
(+7) 0111 ( -3) 1101
1100 1110
(+5) 0101 ( -5) 1011
+( -2) +1110 +( -2) +1110
(+3) 10011 ( -7) 11001
ignorar ignorar
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Decodicadores
Codicadores
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Sumador-
Restador
PROCESS
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Tema 6
Tema 7
Tema 8
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Resta en complemento a dos.
(+5) 0101 0101 (+5) 0101 0101
(+2) 0010 +1110 (2) 1110 +0010
(+3) 10011 (+7) 0111
ignorar
(5) 1011 1011 (5) 1011 1011
(+2) 0010 +1110 (2) 1110 +0010
(7) 11001 (3) 1101
ignorar
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Restador
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Bloque sumador-restador de n bits
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Resta decimal usando complemento a 10.
Suponga que A = [a
n1
, . . . , a
0
] y B = [a
n1
, . . . , b
0
] son dos
n umeros decimales de n dgitos. La resta AB tiene las
siguientes propiedades:
Cuando a
i
> b
i
no se requrie de ningun prestamo y la resta
de realiza normalmente.
Cuando a
i
< b
i
se requiere de un prestamo de la columna
i + 1, lo cual transforma la resta en 10 +a
i
b
i
. Este
prestamo se reeja en el minuendo de la columna i + 1
sumandole uno (i.e. b
i+1
= b
i+1
+ 1).
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Restador
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Existe un algoritmo mas sencillo que no involucra prestamos y se
basa en el complemento a 10. El complemento a 10 de B se
dene como 10
n
B, por lo que la resta AB puede expresarse
como
AB = A+ (10
n
B) 10
n
Si A B, el termino A+ (10
n
B) produce un acarreo que es
cancelado con el termino 10
n
. Pero si A < B, no existe ningun
acarreo, y tenemos
AB = M 10
n
10
n
(B A) = M.
El termino M es el complemento a 10 de (B A), y representa
el valor negativo obtenido de la resta AB cuando A < B.
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Ejemplos:
74 36 = 74 + (100 36) 100
= 74 + (99 36) + 1 100
= 74 + 63 + 1 100
= 138 100
= 38
027 045 = 027 + (1000 045) 1000
= 027 + (999 045) + 1 1000
= 027 + 954 + 1 1000
= 982 1000
982 = 1000 (045 027)
982 = 1000 (018)
Complemento a 9
Complemento a 10
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Ejemplos:
045 027 = 045 + (1000 027) 1000
= 045 + (999 027) + 1 1000
= 045 + 972 + 1 1000
= 1018 1000
= 018
955(45) 973(27) = 955 + (1000 973) 1000
= 955 + (999 973) + 1 1000
= 955 + 026 + 1 1000
= 982 1000
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Ejemplos:
973 045 = 973 + (1000 045) 1000
= 973 + (999 045) + 1 1000
= 973 + 954 + 1 1000
= 1928 1000
= 928(72)
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Bandera de sobreujo.
El resultado de una suma o resta debe de poder ser
representado en los n bits destinados para su operacion.
Cuando esto no es posible, ocurre la condici on de sobreujo.
c
4
c
3
c
2
c
1
c
4
c
3
c
2
c
1
0 1 1 0 0 0 0 0
(+7) 0 1 1 1 (7) 1 0 0 1
+(+2) + 0 0 1 0 +(+2) + 0 0 1 0
(+9) 1 0 0 1 (5) 1 0 1 1
c
4
c
3
c
2
c
1
c
4
c
3
c
2
c
1
1 1 1 0 1 0 0 0
(+7) 0 1 1 1 (7) 1 0 0 1
+(2) + 1 1 1 0 +(2) + 1 1 1 0
(+5) 1 0 1 0 1 (9) 1 0 1 1 1
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Bandera de sobreujo.
Para el caso de 4 bits: OV = c
3
c
4
+ c
3
c
4
= c
3
c
4
Para n bits: OV = c
n1
c
n
Bloques L ogicos Sumador con prediccion de acarreos.
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Tema 4 Bloques combinacionales page 82
El diagrama del sumador en rizo o sumador con acarreo en
cascada es el siguiente
de donde podemos inferir la funcion para el acarreo de salida de
la i-esima etapa como
c
i+1
= x
i
y
i
+x
i
c
i
+y
i
c
i
Bloques L ogicos Sumador con prediccion de acarreos.
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Decodicadores
Codicadores
Comparadores

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Restador
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Tema 4 Bloques combinacionales page 83
Si factorizamos el acarreo c
i
de la expresi on anterior tenemos
c
i+1
= x
i
y
i
+ (x
i
+y
i
)c
i
= g
i
+p
i
c
i
El termino g
i
= x
i
y
i
se le conoce como de generacion, ya que
independientemente del valor del acarreo de entrada c
i
,
generara un acarreo de salida c
i+1
cuando ambas x
i
y y
i
sean
igual a uno.
El termino p
i
= x
i
+y
i
se le conoce como de propagaci on, ya
que propaga el acarreo de entrada c
i
cuando cualquiera de
las entradas x
i
o y
i
sea igual a uno.
Bloques L ogicos Sumador con prediccion de acarreos.
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Multiplexores
Decodicadores
Codicadores
Comparadores

Sumador-
Restador
PROCESS
IF, CASE, LOOP
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Tema 4 Bloques combinacionales page 84
Expandiendo la expresi on anterior en terminos de la etapa i 1
tenemos
c
i+1
= g
i
+p
i
(g
i1
+p
i1
c
i1
)
= g
i
+p
i
g
i1
+p
i
p
i1
c
i1
y expandiendo hasta la etapa 0
c
i+1
= g
i
+p
i
g
i1
+p
i
p
i1
g
i2
+. . . +p
i
p
i1
. . . p
2
p
2
g
0
+p
i
p
i1
. . . p
1
p
0
c
0
La ultima expresi on representa un circuito de dos niveles
implementado con compuertas AND y OR. Un sumador
implementado de esta manera se conoce como sumador con
prediccion de acarreos o sumador con acarreo anticipado.
Bloques L ogicos Sumador con prediccion de acarreos.
Tema 4 Bloques combinacionales page 85
Sumador en rizo
c
i
+
1
= g
i
+p
i
c
i
Retardo crtico de
2n + 1 retardos de
compuerta
Bloques L ogicos Sumador con prediccion de acarreos.
Tema 4 Bloques combinacionales page 86
Sumador con
prediccion de acarreos
Retardo crtico de 4
retardos de compuerta
Su complejidad
aumenta al incrementar
el numero de bits
Bloques L ogicos Sumador con prediccion de acarreos.
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Multiplexores
Decodicadores
Codicadores
Comparadores

Sumador-
Restador
PROCESS
IF, CASE, LOOP
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Tema 6
Tema 7
Tema 8
Tema 4 Bloques combinacionales page 87
Existen dos alternativas para reducir la complejidad del sumador
con prediccion de acarreos.
Dividir el dise no en partes mas peque nas y usar sumadores
con prediccion de acarreos conectados en rizo
Bloques L ogicos Sumador con prediccion de acarreos.
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Multiplexores
Decodicadores
Codicadores
Comparadores

Sumador-
Restador
PROCESS
IF, CASE, LOOP
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Tema 4 Bloques combinacionales page 88
Usar un segundo nivel de prediccion de acarreos
Bloques L ogicos Sumador con prediccion de acarreos.
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Tema 4
Contenido
Multiplexores
Decodicadores
Codicadores
Comparadores

Sumador-
Restador
PROCESS
IF, CASE, LOOP
Tema 5
Tema 6
Tema 7
Tema 8
Tema 4 Bloques combinacionales page 89
Se nales de generacion G
j
y propagaci on P
j
.
Analizando c
8
tenemos
c
8
= g
7
+p
7
g
6
+p
7
p
6
g
5
+p
7
p
6
p
5
g
4
+p
7
p
6
p
5
p
4
g
3
+p
7
p
6
p
5
p
4
p
3
g
2
+p
7
p
6
p
5
p
4
p
3
p
2
g
1
+p
7
p
6
p
5
p
4
p
3
p
2
p
1
g
0
+p
7
p
6
p
5
p
4
p
3
p
2
p
1
p
0
c
0
El ultimo termino en la expresi on anterior dene la
propagaci on del acarreo de entrada c
0
P
0
= p
7
p
6
p
5
p
4
p
3
p
2
p
1
p
0
El resto de los terminos denen la se nal de generacion
G
0
= g
7
+p
7
g
6
+p
7
p
6
g
5
+. . . +p
7
p
6
p
5
p
4
p
3
p
2
p
1
g
0
Por lo que la expresi on para el acarreo es
c
8
= G
0
+P
0
c
0
Bloques L ogicos Sumador con prediccion de acarreos.
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Multiplexores
Decodicadores
Codicadores
Comparadores

Sumador-
Restador
PROCESS
IF, CASE, LOOP
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Tema 4 Bloques combinacionales page 90
Expandiendo para las demas se nales
G
j
= g
8j+7
+p
8j+7
g
8j+6
+p
8j+7
p
8j+6
g
8j+5
+. . .
+p
8j+7
p
8j+6
. . . p
8j+2
p
8j+1
g
8j
P
j
= p
8j+7
p
8j+6
p
8j+5
. . . p
8j
c
8j+8
= G
j
+P
j
c
j
Estructura PROCESS.
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Tema 2
Tema 3
Tema 4
Contenido
Multiplexores
Decodicadores
Codicadores
Comparadores
Sumador-Restador
PROCESS
IF, CASE, LOOP
Tema 5
Tema 6
Tema 7
Tema 8
Tema 4 Bloques combinacionales page 91
En VHDL existen dos tipos de instrucciones:
1. Instrucciones concurrentes.- El orden en que aparecen en el
c odigo no afecta el comportamiento del diseo (i.e. son
ejecutadas todas al mismo tiempo).
2. Instrucciones secuenciales.- Son ejecutadas una tras otra en
el orden en que se listan (i.e. 3 + 2 = 1 , +1 = 32), y solo
pueden existir dentro de una estructura PROCESS.
[nombre_proceso:] -- etiqueta opcional
PROCESS [( nombre_se~nal {, nombre_se~nal} )]
[declaracion de variables] -- variables locales
BEGIN
[estructura WAIT]
[asignacion de se~nales]
[asignacion de variables]
[estructura IF]
[estructura CASE]
[estructura LOOP]
END PROCESS [nombre_proceso];
Estructuras IF, CASE, y LOOP.
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Multiplexores
Decodicadores
Codicadores
Comparadores
Sumador-Restador
PROCESS
IF, CASE, LOOP
Tema 5
Tema 6
Tema 7
Tema 8
Tema 4 Bloques combinacionales page 92
IF expresion_logica THEN
instruccion;
{instruccion;}
ELSEIF expresion_logica THEN
instruccion;
{instruccion;}
ELSE
instruccion;
{instruccion;}
END IF;
IF Sel = 0 THEN
f <= x1;
ELSE
f<= x2;
END IF;
CASE expresion_logica IS
WHEN valor_constante =>
instruccion;
{instruccion;}
WHEN valor_constante =>
instruccion;
{instruccion;}
WHEN OTHERS =>
instruccion;
{instruccion;}
END CASE;
CASE Sel IS
WHEN 0 =>
f <= x1;
WHEN OTHERS =>
f <= x2;
END CASE;
Estructuras IF, CASE, y LOOP.
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Multiplexores
Decodicadores
Codicadores
Comparadores
Sumador-Restador
PROCESS
IF, CASE, LOOP
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Tema 8
Tema 4 Bloques combinacionales page 93
El comportamiento de la estructura LOOP es similar al de la
estructura GENERATE. Tambien contiene dos casos:
[etiqueta loop:]
FOR ndice IN rango LOOP
instruccion;
{instruccion;}
END LOOP [etiqueta loop];
[etiqueta loop:]
WHILE expresion_logica LOOP
instruccion;
{instruccion;}
END LOOP [etiqueta loop];
Estructuras IF, CASE, y LOOP.
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Multiplexores
Decodicadores
Codicadores
Comparadores
Sumador-Restador
PROCESS
IF, CASE, LOOP
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Tema 6
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Tema 4 Bloques combinacionales page 94
library ieee;
use ieee.std_logic_1164.all;
entity numbits is
port ( x : in std_logic_vector(1 to 3);
-- count : out integer range 0 to 3;
count : BUFFER INTEGER RANGE 0 to 3 );
end numbits;
architecture comportamiento of numbits is
begin
PROCESS ( x ) -- cuenta el numero de unos en x
-- variable tmp : integer ;
BEGIN
Count <= 0;
-- tmp := 0;
FOR i IN 1 to 3 LOOP
IF x(i)=1 THEN
Count <= Count + 1;
-- tmp := tmp +1;
END IF;
END LOOP;
-- count <= tmp;
EN PROCESS;
end comportamiento;
Contenido - Fundamentos de dispositivos l ogicos programables - (4.5 hrs.)
Presentaci on
Tema 1
Tema 2
Tema 3
Tema 4
Tema 5
Contenido
PLD
PLA
PAL
GAL
CPLD
FPGA
Tema 6
Tema 7
Tema 8
1121037 Dise no L ogico page 95
1. Tecnologa basica de dispositivos logicos programables.
1.1 PLA y PAL.
1.2 GAL y CPLD.
2. Arquitectura de un FPGA.
3. Arreglos en lenguaje VHDL.
Tecnologa basica de dispositivos l ogicos programables.
Presentaci on
Tema 1
Tema 2
Tema 3
Tema 4
Tema 5
Contenido
PLD
PLA
PAL
GAL
CPLD
FPGA
Tema 6
Tema 7
Tema 8
Tema 5 Fundamentos de PLDs page 96
Los dispositivos logicos programables (PLDs por sus siglas en
ingles)
... fueron introducidos en los 70s
... son circuitos integrados de proposito general
... permiten ser congurados en distintas formas para
implementar diversos circuitos logicos
Tecnologa basica de dispositivos l ogicos programables.
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Tema 2
Tema 3
Tema 4
Tema 5
Contenido
PLD
PLA
PAL
GAL
CPLD
FPGA
Tema 6
Tema 7
Tema 8
Tema 5 Fundamentos de PLDs page 96
Los dispositivos logicos programables (PLDs por sus siglas en
ingles)
... fueron introducidos en los 70s
... son circuitos integrados de proposito general
... permiten ser congurados en distintas formas para
implementar diversos circuitos logicos
Tecnologa basica de dispositivos l ogicos programables.
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Tema 3
Tema 4
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Contenido
PLD
PLA
PAL
GAL
CPLD
FPGA
Tema 6
Tema 7
Tema 8
Tema 5 Fundamentos de PLDs page 96
Los dispositivos logicos programables (PLDs por sus siglas en
ingles)
... fueron introducidos en los 70s
... son circuitos integrados de proposito general
... permiten ser congurados en distintas formas para
implementar diversos circuitos logicos
Tecnologa basica de dispositivos l ogicos programables.
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Tema 2
Tema 3
Tema 4
Tema 5
Contenido
PLD
PLA
PAL
GAL
CPLD
FPGA
Tema 6
Tema 7
Tema 8
Tema 5 Fundamentos de PLDs page 97
Los arreglos logicos programables (PLAs por sus siglas en ingles
... fueron los primeros PLDs introducidos al mercado
... pueden implementar cualquier funcion expresada como
producto de sumas
... son ecientes en cuanto al area que ocupan
Tecnologa basica de dispositivos l ogicos programables.
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Tema 1
Tema 2
Tema 3
Tema 4
Tema 5
Contenido
PLD
PLA
PAL
GAL
CPLD
FPGA
Tema 6
Tema 7
Tema 8
Tema 5 Fundamentos de PLDs page 97
Los arreglos logicos programables (PLAs por sus siglas en ingles
... fueron los primeros PLDs introducidos al mercado
... pueden implementar cualquier funcion expresada como
producto de sumas
... son ecientes en cuanto al area que ocupan
Tecnologa basica de dispositivos l ogicos programables.
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Tema 2
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Tema 4
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Contenido
PLD
PLA
PAL
GAL
CPLD
FPGA
Tema 6
Tema 7
Tema 8
Tema 5 Fundamentos de PLDs page 97
Los arreglos logicos programables (PLAs por sus siglas en ingles
... fueron los primeros PLDs introducidos al mercado
... pueden implementar cualquier funcion expresada como
producto de sumas
... son ecientes en cuanto al area que ocupan
Tecnologa basica de dispositivos l ogicos programables.
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Tema 4
Tema 5
Contenido
PLD
PLA
PAL
GAL
CPLD
FPGA
Tema 6
Tema 7
Tema 8
Tema 5 Fundamentos de PLDs page 98
La matriz logica programable (PAL por sus siglas en ingles)
... fue introducida en 1978 por la empresa Monolithic Memories
... remplaza los fusibles en el plano OR por ser diciles de fabricar
correctamente y reducir la velocidad de respuesta
... compenza la reduccion en exibilidad con su fabricacion en
distintos tamaos
... puede ofrecer caractersticas adicionales mediante las
macroceldas (gura del lado derecho)
Tecnologa basica de dispositivos l ogicos programables.
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Tema 1
Tema 2
Tema 3
Tema 4
Tema 5
Contenido
PLD
PLA
PAL
GAL
CPLD
FPGA
Tema 6
Tema 7
Tema 8
Tema 5 Fundamentos de PLDs page 98
La matriz logica programable (PAL por sus siglas en ingles)
... fue introducida en 1978 por la empresa Monolithic Memories
... remplaza los fusibles en el plano OR por ser diciles de fabricar
correctamente y reducir la velocidad de respuesta
... compenza la reduccion en exibilidad con su fabricacion en
distintos tamaos
... puede ofrecer caractersticas adicionales mediante las
macroceldas (gura del lado derecho)
Tecnologa basica de dispositivos l ogicos programables.
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Contenido
PLD
PLA
PAL
GAL
CPLD
FPGA
Tema 6
Tema 7
Tema 8
Tema 5 Fundamentos de PLDs page 98
La matriz logica programable (PAL por sus siglas en ingles)
... fue introducida en 1978 por la empresa Monolithic Memories
... remplaza los fusibles en el plano OR por ser diciles de fabricar
correctamente y reducir la velocidad de respuesta
... compenza la reduccion en exibilidad con su fabricacion en
distintos tamaos
... puede ofrecer caractersticas adicionales mediante las
macroceldas (gura del lado derecho)
Tecnologa basica de dispositivos l ogicos programables.
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Tema 2
Tema 3
Tema 4
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Contenido
PLD
PLA
PAL
GAL
CPLD
FPGA
Tema 6
Tema 7
Tema 8
Tema 5 Fundamentos de PLDs page 98
La matriz logica programable (PAL por sus siglas en ingles)
... fue introducida en 1978 por la empresa Monolithic Memories
... remplaza los fusibles en el plano OR por ser diciles de fabricar
correctamente y reducir la velocidad de respuesta
... compenza la reduccion en exibilidad con su fabricacion en
distintos tamaos
... puede ofrecer caractersticas adicionales mediante las
macroceldas (gura del lado derecho)
Tecnologa basica de dispositivos l ogicos programables.
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Tema 2
Tema 3
Tema 4
Tema 5
Contenido
PLD
PLA
PAL
GAL
CPLD
FPGA
Tema 6
Tema 7
Tema 8
Tema 5 Fundamentos de PLDs page 99
Los arreglos logicos genericos (GALs por sus siglas en ingles)
... tienen las mismas propiedades que los PALs pero pueden ser
borrados y reprogramados
... utilizan fusibles reprogramables implementados con tecnologa
EECMOS (electrically erasable complementary
metal-oxide-semiconductor)
Tecnologa basica de dispositivos l ogicos programables.
Presentaci on
Tema 1
Tema 2
Tema 3
Tema 4
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Contenido
PLD
PLA
PAL
GAL
CPLD
FPGA
Tema 6
Tema 7
Tema 8
Tema 5 Fundamentos de PLDs page 99
Los arreglos logicos genericos (GALs por sus siglas en ingles)
... tienen las mismas propiedades que los PALs pero pueden ser
borrados y reprogramados
... utilizan fusibles reprogramables implementados con tecnologa
EECMOS (electrically erasable complementary
metal-oxide-semiconductor)
Tecnologa basica de dispositivos l ogicos programables.
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Tema 2
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Tema 4
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Contenido
PLD
PLA
PAL
GAL
CPLD
FPGA
Tema 6
Tema 7
Tema 8
Tema 5 Fundamentos de PLDs page 100
Los dispositivos logicos programables complejos (CPLDs por sus siglas en ingles)
... contienen varios bloques logicos que se pueden conectar mediante fusibles
programables
... tambien incluyen macroceldas a las salidas del plano OR con buers
tri-estado que permiten que cada patilla se congure como entrada o salida
... desperdician macroceldas cuando la patilla es usada como entrada
... son programados con metodos ISP (del ingles In-system programming)
Tecnologa basica de dispositivos l ogicos programables.
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Tema 2
Tema 3
Tema 4
Tema 5
Contenido
PLD
PLA
PAL
GAL
CPLD
FPGA
Tema 6
Tema 7
Tema 8
Tema 5 Fundamentos de PLDs page 100
Los dispositivos logicos programables complejos (CPLDs por sus siglas en ingles)
... contienen varios bloques logicos que se pueden conectar mediante fusibles
programables
... tambien incluyen macroceldas a las salidas del plano OR con buers
tri-estado que permiten que cada patilla se congure como entrada o salida
... desperdician macroceldas cuando la patilla es usada como entrada
... son programados con metodos ISP (del ingles In-system programming)
Tecnologa basica de dispositivos l ogicos programables.
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Tema 2
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Contenido
PLD
PLA
PAL
GAL
CPLD
FPGA
Tema 6
Tema 7
Tema 8
Tema 5 Fundamentos de PLDs page 100
Los dispositivos logicos programables complejos (CPLDs por sus siglas en ingles)
... contienen varios bloques logicos que se pueden conectar mediante fusibles
programables
... tambien incluyen macroceldas a las salidas del plano OR con buers
tri-estado que permiten que cada patilla se congure como entrada o salida
... desperdician macroceldas cuando la patilla es usada como entrada
... son programados con metodos ISP (del ingles In-system programming)
Tecnologa basica de dispositivos l ogicos programables.
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Contenido
PLD
PLA
PAL
GAL
CPLD
FPGA
Tema 6
Tema 7
Tema 8
Tema 5 Fundamentos de PLDs page 100
Los dispositivos logicos programables complejos (CPLDs por sus siglas en ingles)
... contienen varios bloques logicos que se pueden conectar mediante fusibles
programables
... tambien incluyen macroceldas a las salidas del plano OR con buers
tri-estado que permiten que cada patilla se congure como entrada o salida
... desperdician macroceldas cuando la patilla es usada como entrada
... son programados con metodos ISP (del ingles In-system programming)
Tecnologa basica de dispositivos l ogicos programables.
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Tema 1
Tema 2
Tema 3
Tema 4
Tema 5
Contenido
PLD
PLA
PAL
GAL
CPLD
FPGA
Tema 6
Tema 7
Tema 8
Tema 5 Fundamentos de PLDs page 101
Los arreglos de compuertas programables in-situ (FPGAs por sus siglas
en ingles)
... tienen una densidad mayor que los CPLDs (>> 10, 000
compuertas)
... no contienen compuertas, sino bloques logicos que son
interconectados mediante fusibles recongurables
... manejan, en su mayora, LUTs (del ingles Look-Up Tables) como
bloque logico, los cuales vienen en varios tama nos y son capaces de
implementar funciones logicas.
Tecnologa basica de dispositivos l ogicos programables.
Presentaci on
Tema 1
Tema 2
Tema 3
Tema 4
Tema 5
Contenido
PLD
PLA
PAL
GAL
CPLD
FPGA
Tema 6
Tema 7
Tema 8
Tema 5 Fundamentos de PLDs page 101
Los arreglos de compuertas programables in-situ (FPGAs por sus siglas
en ingles)
... tienen una densidad mayor que los CPLDs (>> 10, 000
compuertas)
... no contienen compuertas, sino bloques logicos que son
interconectados mediante fusibles recongurables
... manejan, en su mayora, LUTs (del ingles Look-Up Tables) como
bloque logico, los cuales vienen en varios tama nos y son capaces de
implementar funciones logicas.
Tecnologa basica de dispositivos l ogicos programables.
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Tema 1
Tema 2
Tema 3
Tema 4
Tema 5
Contenido
PLD
PLA
PAL
GAL
CPLD
FPGA
Tema 6
Tema 7
Tema 8
Tema 5 Fundamentos de PLDs page 101
Los arreglos de compuertas programables in-situ (FPGAs por sus siglas
en ingles)
... tienen una densidad mayor que los CPLDs (>> 10, 000
compuertas)
... no contienen compuertas, sino bloques logicos que son
interconectados mediante fusibles recongurables
... manejan, en su mayora, LUTs (del ingles Look-Up Tables) como
bloque logico, los cuales vienen en varios tama nos y son capaces de
implementar funciones logicas.
Tecnologa basica de dispositivos l ogicos programables.
Presentaci on
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Tema 2
Tema 3
Tema 4
Tema 5
Contenido
PLD
PLA
PAL
GAL
CPLD
FPGA
Tema 6
Tema 7
Tema 8
Tema 5 Fundamentos de PLDs page 102
Contenido Cerrojos y ip-ops (7.5 hrs.)
Presentaci on
Tema 1
Tema 2
Tema 3
Tema 4
Tema 5
Tema 6
Contenido
Intro
Latch R-S
Latch D
Reloj
FF D
FF T
FF JK
Tema 7
Tema 8
1121037 Dise no L ogico page 103
1. Caracter secuencial de un circuito con realimentaci on.
2. Diagrama basico de estados de un circuito con
realimentaci on.
3. Analisis de un cerrojo R-S y D.
4. Se nal de reloj.
5. Flip-ops D, J-K, T.
6. Procesos con reloj para describir en HDL los ip-ops.
7. Analisis de circuitos secuenciales usando las ecuaciones
caractersticas de los ip-ops.
8. Dise no de un reconocedor de secuencia.
9. Descripcion de un diagrama de estados en lenguaje HDL.
Caracter secuencial de un circuito con realimentacion.
Presentaci on
Tema 1
Tema 2
Tema 3
Tema 4
Tema 5
Tema 6
Contenido
Intro
Latch R-S
Latch D
Reloj
FF D
FF T
FF JK
Tema 7
Tema 8
Tema 6 Cerrojos y ip-ops page 104
(a) Ejemplo de un sistema de alarma.
(b) Elemento de memoria simple.
(c) Elemento de memoria con control.
Caracter secuencial de un circuito con realimentacion.
Presentaci on
Tema 1
Tema 2
Tema 3
Tema 4
Tema 5
Tema 6
Contenido
Intro
Latch R-S
Latch D
Reloj
FF D
FF T
FF JK
Tema 7
Tema 8
Tema 6 Cerrojos y ip-ops page 105
En un circuito sequencial...
las salidas dependen no solo de los valores presentes de las
entradas, sino tambien de estados anteriores del circuito.
los elementos de memoria representan el estado del circuito.
el cambio en las entradas del circuito permiten el cambio de
estado de los elementos de memoria.
Analisis de un cerrojo R-S.
Presentaci on
Tema 1
Tema 2
Tema 3
Tema 4
Tema 5
Tema 6
Contenido
Intro
Latch R-S
Latch D
Reloj
FF D
FF T
FF JK
Tema 7
Tema 8
Tema 6 Cerrojos y ip-ops page 106
(a) Circuito (b) Tabla caracterstica
(c) Diagrama de tiempos
Analisis de un cerrojo R-S.
Presentaci on
Tema 1
Tema 2
Tema 3
Tema 4
Tema 5
Tema 6
Contenido
Intro
Latch R-S
Latch D
Reloj
FF D
FF T
FF JK
Tema 7
Tema 8
Tema 6 Cerrojos y ip-ops page 107
(a) Circuito (b) Tabla caracterstica
(c) Diagrama de tiempos
Analisis de un cerrojo R-S.
Presentaci on
Tema 1
Tema 2
Tema 3
Tema 4
Tema 5
Tema 6
Contenido
Intro
Latch R-S
Latch D
Reloj
FF D
FF T
FF JK
Tema 7
Tema 8
Tema 6 Cerrojos y ip-ops page 107
(a) Circuito (b) Tabla caracterstica
(c) Diagrama de tiempos
Analisis de un cerrojo D.
Presentaci on
Tema 1
Tema 2
Tema 3
Tema 4
Tema 5
Tema 6
Contenido
Intro
Latch R-S
Latch D
Reloj
FF D
FF T
FF JK
Tema 7
Tema 8
Tema 6 Cerrojos y ip-ops page 108
(b) Tabla caracterstica
(a) Circuito
(c) Smbolo
(d) Diagrama de tiempos
Se nal de reloj.
Presentaci on
Tema 1
Tema 2
Tema 3
Tema 4
Tema 5
Tema 6
Contenido
Intro
Latch R-S
Latch D
Reloj
FF D
FF T
FF JK
Tema 7
Tema 8
Tema 6 Cerrojos y ip-ops page 109
Flip-op tipo D.
Presentaci on
Tema 1
Tema 2
Tema 3
Tema 4
Tema 5
Tema 6
Contenido
Intro
Latch R-S
Latch D
Reloj
FF D
FF T
FF JK
Tema 7
Tema 8
Tema 6 Cerrojos y ip-ops page 110
Estructura tipo maestro-esclavo con captura en el anco negativo
(a) Circuito
(b) Diagrama de tiempos
Flip-op tipo D.
Presentaci on
Tema 1
Tema 2
Tema 3
Tema 4
Tema 5
Tema 6
Contenido
Intro
Latch R-S
Latch D
Reloj
FF D
FF T
FF JK
Tema 7
Tema 8
Tema 6 Cerrojos y ip-ops page 111
Implementacion directa de un ip-op D con captura en el anco
positivo
(a) Circuito
(b) Smbolo
Flip-op tipo T.
Presentaci on
Tema 1
Tema 2
Tema 3
Tema 4
Tema 5
Tema 6
Contenido
Intro
Latch R-S
Latch D
Reloj
FF D
FF T
FF JK
Tema 7
Tema 8
Tema 6 Cerrojos y ip-ops page 112
(a) Circuito
(c) Smbolo
(b) Tabla caracterstica
(d) Diagrama de tiempos
Flip-op tipo JK.
Presentaci on
Tema 1
Tema 2
Tema 3
Tema 4
Tema 5
Tema 6
Contenido
Intro
Latch R-S
Latch D
Reloj
FF D
FF T
FF JK
Tema 7
Tema 8
Tema 6 Cerrojos y ip-ops page 113
(a) Circuito
(b) Tabla caracterstica (c) Smbolo
Contenido - Registros, contadores y memorias - (7.5 hrs.)
Presentaci on
Tema 1
Tema 2
Tema 3
Tema 4
Tema 5
Tema 6
Tema 7
Contenido
Registros
Contadores
SRAM
RTL
Tema 8
1121037 Dise no L ogico page 114
1. Registros con carga en paralelo y de desplazamiento.
2. Dise no de contadores sncronos.
3. Presentaci on de contadores asncronos.
4. Contadores integrados con carga en paralelo.
5. Organizaci on de una memoria. Memorias estaticas y
dinamicas
6. Estructuras de transferencia de informaci on. Buses con
compuertas tri-estado. Banco de registros.
7. C odigo para describir registros, contadores y memorias
mediante VHDL.
Registro con carga en paralelo
Presentaci on
Tema 1
Tema 2
Tema 3
Tema 4
Tema 5
Tema 6
Tema 7
Contenido
Registros
Contadores
SRAM
RTL
Tema 8
Tema 7 Registros, contadores y memorias page 115
Un registro es un conjunto de ip-ops que almacenan un
mismo dato, y se rigen por las mismas se nales de control (i.e.
reloj, reset, y habilitaci on).
Cuando las entradas de cada ip-op son independientes y se
comparte la se nal de habilitaci on, el registro se conoce como
registro con carga en paralelo.
Registro de corrimiento
Presentaci on
Tema 1
Tema 2
Tema 3
Tema 4
Tema 5
Tema 6
Tema 7
Contenido
Registros
Contadores
SRAM
RTL
Tema 8
Tema 7 Registros, contadores y memorias page 116
Los registros de corrimiento son untiles para implementar: (a)
multiplicaci on y (b) divisi on de un entero por un multiplo de dos,
o (c) conversi on de serie a paralelo.
(a) Registro sencillo de corrimiento.
Registro de corrimiento
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Contenido
Registros
Contadores
SRAM
RTL
Tema 8
Tema 7 Registros, contadores y memorias page 117
(a) Registro sencillo de corrimiento.
(b) Ejemplo de una secuencia de corrimiento.
Registro de corrimiento con carga en paralelo
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Contenido
Registros
Contadores
SRAM
RTL
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Contadores
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Contenido
Registros
Contadores
SRAM
RTL
Tema 8
Tema 7 Registros, contadores y memorias page 119
Los contadores son circuitos secuenciales que
realizan operaciones de suma o resta en una unidad en cada
ciclo de reloj
son usados en los sistemas digitales para llevar la cuenta de
eventos
se presentan en dos modalidades: (a) asncronos y (b)
sncronos
Contador asncrono en cascada
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Contenido
Registros
Contadores
SRAM
RTL
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Tema 7 Registros, contadores y memorias page 120
(a) Circuito
(b) Diagrama de tiempos
Contador asncrono en cascada
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Contenido
Registros
Contadores
SRAM
RTL
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Contador sncrono
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Contenido
Registros
Contadores
SRAM
RTL
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Tema 7 Registros, contadores y memorias page 122
T
0
= 1
T
1
= Q
0
T
2
= Q
0
Q
1
T
3
= Q
0
Q
1
Q
2
. . .
T
n
= Q
0
Q
1
. . . Q
n1
En un contador sncrono, un ip-op cambia su estado solo
cuando todos los ip-ops en etapas anteriores se encuentran en
estado Q = 1
Contador sncrono
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Contenido
Registros
Contadores
SRAM
RTL
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Contador sncrono
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Contenido
Registros
Contadores
SRAM
RTL
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Tema 7 Registros, contadores y memorias page 124
Si la entrada de habilitaci on es 0, todas las entradas T
seran 0.
Si la entrada de habilitaci on es 1, el contador opera
normalmente.
La entrada Limpiar forza a todas las salidas Q al estado 0.
Contador sncrono
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Registros
Contadores
SRAM
RTL
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(a) Contador de cuatro bits con ip-ops D
Contador sncrono
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Registros
Contadores
SRAM
RTL
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(a) Contador con carga en paralelo
Contador con entrada de reset sncrona
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Registros
Contadores
SRAM
RTL
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(a) Circuito
(b) Diagrama de tiempos
Contador con entrada de reset asncrona
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Registros
Contadores
SRAM
RTL
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(a) Circuito
(b) Diagrama de tiempos
Contador circular
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Registros
Contadores
SRAM
RTL
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(a) Contador circular de n bits
(b) Contador circular de 4 bits
Contador Johnson
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Registros
Contadores
SRAM
RTL
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Memoria de acceso aleatorio estatica
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Contenido
Registros
Contadores
SRAM
RTL
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Tema 7 Registros, contadores y memorias page 131
(a) Celda de memoria estatica
(b) Arreglo de celdas de memoria 2 x 2
Memoria de acceso aleatorio estatica
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Registros
Contadores
SRAM
RTL
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Estructuras de transferencia de informacion
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Contenido
Registros
Contadores
SRAM
RTL
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Tema 7 Registros, contadores y memorias page 133
(a) Un sistema digital con k registros
Estructuras de transferencia de informacion
Tema 7 Registros, contadores y memorias page 134
(b) Detalle de interconexiones al canal de datos
Estructuras de transferencia de informacion
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Registros
Contadores
SRAM
RTL
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Tema 7 Registros, contadores y memorias page 135
(c) Circuito de control implementado con un registro de corriemiento
(d) Circuito de control modicado 1
Estructuras de transferencia de informacion
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Registros
Contadores
SRAM
RTL
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(e) Circuito de control modicado 2
Estructuras de transferencia de informacion
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Registros
Contadores
SRAM
RTL
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(a) Version modicada del sistema anterior usando multiplexores.
Estructuras de transferencia de informacion
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Registros
Contadores
SRAM
RTL
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Tema 7 Registros, contadores y memorias page 138
(a) Interacci on entre la ruta de datos y la unidad de control.
La ruta de datos realiza las operaciones de procesado de datos.
Esta compuesta de registros y logica combinacional.
El movimiento de datos almacenados en los registros y al
procesado realizado sobre los datos se le conoce como
operaciones de transferencia de registros.
La unidad de control determina la secuencia de estas operaciones.
Estructuras de transferencia de informacion
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Registros
Contadores
SRAM
RTL
Tema 8
Tema 7 Registros, contadores y memorias page 139
Las operaciones de transferencia entre registros se especican
mediante tres componentes:
1. Conjunto de registros sobre los que se opera.
2. Operacion(es) a realizarse.
3. El control control que supervisa la secuencia de operaciones.
Una operacion de transferencia entre registros puede
descomponerse en microoperaciones, que son operaciones
elementales de registros, tales como carga, cuenta, suma, resta y
desplazamiento.
La unidad de control proporciona las se nales que realizan las
microoperaciones en una forma ordenada.
El termino microoperacion no necesariamente involucra a la tecnica
de dise no de unidades de control llamada microprogramaci on.
Estructuras de transferencia de informacion
Tema 7 Registros, contadores y memorias page 140
Smbolos basicos para transferencia de registros
Smbolo Descripcion Ejemplos
Letras (y
n umeros)
Indica un registro AR, R2, DR, IR
Parentesis Indica parte de un registro R2(1), R2(7 : 0), AR(L)
Flecha Indica transferencia del dato R1 R2
Coma Separa transferencias simultaneas R1 R2, R2 R3
Corchetes Especica una direccion de memoria DR M[AR]
Transferencia incondicional: R1 R2
Transferencia condicional: K
1
: R1 R2
if (K
1
= 1) then(R1 R2)
Transferencia simultanea (swap): K
3
: R2 R1, R1 R2
Contenido - Dise no de maquinas de estado algortmicas - (6 hrs.)
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Contenido
Modelos
Dise no
Ejemplos
ASM
1121037 Dise no L ogico page 141
1. Modelo de un sistema secuencial y modelo de un aut omata
nito.
2. Representaciones de un diagrama de estados.
3. Metodologa para dise nar un aut omata.
4. Problemas de sincrona y protocolos basicos de
comunicacion
5. Dise no de sistemas de baja complejidad (e.g. reconocedores
de secuencia o multiplicaci on secuencial).
Modelo de un sistema secuencial y de un automata nito.
Tema 8 Dise no de ASMs page 142
(a) Circuito secuencial
(b) Aut omata nito.
Modelo de un automata nito.
Tema 8 Dise no de ASMs page 143
Un aut omata, tambien conocido como maquina de estados nitos (FSM por su
abreviaci on en ingles), es un modelo matematico que realiza computos en forma
automatica sobre una entrada para producir una salida. En dise no logico, las FSMs se
usan para modelar los circuitos secuenciales. De acuerdo a las dependencias de la
salida, se dividen en
Maquina tipo Moore, cuando las salidas solo dependen del estado actual del
circuito.
Maquina tipo Mealy, cuando las salidas depende no solo del estado presente del
circuito, sino tambin de las entradas.
Metodologa de dise no.
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Contenido
Modelos
Dise no
Ejemplos
ASM
Tema 8 Dise no de ASMs page 144
1. Especicaci on: escribir una especicacion para el circuito, si aun
no existe.
2. Formulaci on: obtener el diagrama de estados o una tabla de
estados a partir de la especicacin del problema.
3. Asignacion de estados: si solo ha sido posible obtener el
diagrama de estados, obtener la tabla de estados. Asignar los
codigos binarios a los estados de la tabla.
4. Determinacion de las ecuaciones de entrada a los ip-ops:
seleccionar el tipo o tipos de ip-ops. A partir de la tabla de
estados, obtener las ecuaciones de entrada de los ip-ops.
5. Determinacion de la ecuacion de salida: obtener las ecuaciones
de salida a partir de la tabla de estados.
6. Optimizacion: optimizar las ecuaciones de entrada y salida de los
ip-ops.
7. Mapeo tecnologico: dibujar un diagrama logico del circuito
empleando ip-ops, ANDs, ORs, e inversores. Transformar el
diagrama logico en un nuevo diagrama que emplee los ip-ops y
compuertas disponibles en la tecnologa deseada.
8. Comprobaci on: vericar la correci on del dise no nal.
Metodologa de dise no.
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Contenido
Modelos
Dise no
Ejemplos
ASM
Tema 8 Dise no de ASMs page 144
1. Especicaci on: escribir una especicacion para el circuito, si aun
no existe.
2. Formulaci on: obtener el diagrama de estados o una tabla de
estados a partir de la especicacin del problema.
3. Asignacion de estados: si solo ha sido posible obtener el
diagrama de estados, obtener la tabla de estados. Asignar los
codigos binarios a los estados de la tabla.
4. Determinacion de las ecuaciones de entrada a los ip-ops:
seleccionar el tipo o tipos de ip-ops. A partir de la tabla de
estados, obtener las ecuaciones de entrada de los ip-ops.
5. Determinacion de la ecuacion de salida: obtener las ecuaciones
de salida a partir de la tabla de estados.
6. Optimizacion: optimizar las ecuaciones de entrada y salida de los
ip-ops.
7. Mapeo tecnologico: dibujar un diagrama logico del circuito
empleando ip-ops, ANDs, ORs, e inversores. Transformar el
diagrama logico en un nuevo diagrama que emplee los ip-ops y
compuertas disponibles en la tecnologa deseada.
8. Comprobaci on: vericar la correci on del dise no nal.
Metodologa de dise no.
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Tema 8
Contenido
Modelos
Dise no
Ejemplos
ASM
Tema 8 Dise no de ASMs page 144
1. Especicaci on: escribir una especicacion para el circuito, si aun
no existe.
2. Formulaci on: obtener el diagrama de estados o una tabla de
estados a partir de la especicacin del problema.
3. Asignacion de estados: si solo ha sido posible obtener el
diagrama de estados, obtener la tabla de estados. Asignar los
codigos binarios a los estados de la tabla.
4. Determinacion de las ecuaciones de entrada a los ip-ops:
seleccionar el tipo o tipos de ip-ops. A partir de la tabla de
estados, obtener las ecuaciones de entrada de los ip-ops.
5. Determinacion de la ecuacion de salida: obtener las ecuaciones
de salida a partir de la tabla de estados.
6. Optimizacion: optimizar las ecuaciones de entrada y salida de los
ip-ops.
7. Mapeo tecnologico: dibujar un diagrama logico del circuito
empleando ip-ops, ANDs, ORs, e inversores. Transformar el
diagrama logico en un nuevo diagrama que emplee los ip-ops y
compuertas disponibles en la tecnologa deseada.
8. Comprobaci on: vericar la correci on del dise no nal.
Metodologa de dise no.
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Tema 8
Contenido
Modelos
Dise no
Ejemplos
ASM
Tema 8 Dise no de ASMs page 144
1. Especicaci on: escribir una especicacion para el circuito, si aun
no existe.
2. Formulaci on: obtener el diagrama de estados o una tabla de
estados a partir de la especicacin del problema.
3. Asignacion de estados: si solo ha sido posible obtener el
diagrama de estados, obtener la tabla de estados. Asignar los
codigos binarios a los estados de la tabla.
4. Determinacion de las ecuaciones de entrada a los ip-ops:
seleccionar el tipo o tipos de ip-ops. A partir de la tabla de
estados, obtener las ecuaciones de entrada de los ip-ops.
5. Determinacion de la ecuacion de salida: obtener las ecuaciones
de salida a partir de la tabla de estados.
6. Optimizacion: optimizar las ecuaciones de entrada y salida de los
ip-ops.
7. Mapeo tecnologico: dibujar un diagrama logico del circuito
empleando ip-ops, ANDs, ORs, e inversores. Transformar el
diagrama logico en un nuevo diagrama que emplee los ip-ops y
compuertas disponibles en la tecnologa deseada.
8. Comprobaci on: vericar la correci on del dise no nal.
Metodologa de dise no.
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Tema 8
Contenido
Modelos
Dise no
Ejemplos
ASM
Tema 8 Dise no de ASMs page 144
1. Especicaci on: escribir una especicacion para el circuito, si aun
no existe.
2. Formulaci on: obtener el diagrama de estados o una tabla de
estados a partir de la especicacin del problema.
3. Asignacion de estados: si solo ha sido posible obtener el
diagrama de estados, obtener la tabla de estados. Asignar los
codigos binarios a los estados de la tabla.
4. Determinacion de las ecuaciones de entrada a los ip-ops:
seleccionar el tipo o tipos de ip-ops. A partir de la tabla de
estados, obtener las ecuaciones de entrada de los ip-ops.
5. Determinacion de la ecuacion de salida: obtener las ecuaciones
de salida a partir de la tabla de estados.
6. Optimizacion: optimizar las ecuaciones de entrada y salida de los
ip-ops.
7. Mapeo tecnologico: dibujar un diagrama logico del circuito
empleando ip-ops, ANDs, ORs, e inversores. Transformar el
diagrama logico en un nuevo diagrama que emplee los ip-ops y
compuertas disponibles en la tecnologa deseada.
8. Comprobaci on: vericar la correci on del dise no nal.
Metodologa de dise no.
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Tema 2
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Tema 4
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Tema 6
Tema 7
Tema 8
Contenido
Modelos
Dise no
Ejemplos
ASM
Tema 8 Dise no de ASMs page 144
1. Especicaci on: escribir una especicacion para el circuito, si aun
no existe.
2. Formulaci on: obtener el diagrama de estados o una tabla de
estados a partir de la especicacin del problema.
3. Asignacion de estados: si solo ha sido posible obtener el
diagrama de estados, obtener la tabla de estados. Asignar los
codigos binarios a los estados de la tabla.
4. Determinacion de las ecuaciones de entrada a los ip-ops:
seleccionar el tipo o tipos de ip-ops. A partir de la tabla de
estados, obtener las ecuaciones de entrada de los ip-ops.
5. Determinacion de la ecuacion de salida: obtener las ecuaciones
de salida a partir de la tabla de estados.
6. Optimizacion: optimizar las ecuaciones de entrada y salida de los
ip-ops.
7. Mapeo tecnologico: dibujar un diagrama logico del circuito
empleando ip-ops, ANDs, ORs, e inversores. Transformar el
diagrama logico en un nuevo diagrama que emplee los ip-ops y
compuertas disponibles en la tecnologa deseada.
8. Comprobaci on: vericar la correci on del dise no nal.
Metodologa de dise no.
Presentaci on
Tema 1
Tema 2
Tema 3
Tema 4
Tema 5
Tema 6
Tema 7
Tema 8
Contenido
Modelos
Dise no
Ejemplos
ASM
Tema 8 Dise no de ASMs page 144
1. Especicaci on: escribir una especicacion para el circuito, si aun
no existe.
2. Formulaci on: obtener el diagrama de estados o una tabla de
estados a partir de la especicacin del problema.
3. Asignacion de estados: si solo ha sido posible obtener el
diagrama de estados, obtener la tabla de estados. Asignar los
codigos binarios a los estados de la tabla.
4. Determinacion de las ecuaciones de entrada a los ip-ops:
seleccionar el tipo o tipos de ip-ops. A partir de la tabla de
estados, obtener las ecuaciones de entrada de los ip-ops.
5. Determinacion de la ecuacion de salida: obtener las ecuaciones
de salida a partir de la tabla de estados.
6. Optimizacion: optimizar las ecuaciones de entrada y salida de los
ip-ops.
7. Mapeo tecnologico: dibujar un diagrama logico del circuito
empleando ip-ops, ANDs, ORs, e inversores. Transformar el
diagrama logico en un nuevo diagrama que emplee los ip-ops y
compuertas disponibles en la tecnologa deseada.
8. Comprobaci on: vericar la correci on del dise no nal.
Detector de secuencia Moore.
Presentaci on
Tema 1
Tema 2
Tema 3
Tema 4
Tema 5
Tema 6
Tema 7
Tema 8
Contenido
Modelos
Dise no
Ejemplos
ASM
Tema 8 Dise no de ASMs page 145
Suponga que se quiere disear un circuito que cumpla las
siguientes especicaciones:
1. El circuito tiene una entrada w, y una salida z.
2. Todos los cambios en el circuito ocurren en el anco positivo
de la se nal de reloj.
3. La salida z es igual a 1 si durante los dos ciclos de reloj
anteriores la entrada w fue 1. De otra forma, la salida z se
mantiene en 0.
Ciclo de reloj: t
0
t
1
t
2
t
3
t
4
t
5
t
6
t
7
t
8
t
9
t
10
w: 0 1 0 1 1 0 1 1 1 0 1
z: 0 0 0 0 0 1 0 0 1 1 0
(a) Secuencia ejemplo del funcionamiento del circuito.
Detector de secuencia Moore.
Presentaci on
Tema 1
Tema 2
Tema 3
Tema 4
Tema 5
Tema 6
Tema 7
Tema 8
Contenido
Modelos
Dise no
Ejemplos
ASM
Tema 8 Dise no de ASMs page 146
(b) Diagrama de estados.
Detector de secuencia Moore.
Presentaci on
Tema 1
Tema 2
Tema 3
Tema 4
Tema 5
Tema 6
Tema 7
Tema 8
Contenido
Modelos
Dise no
Ejemplos
ASM
Tema 8 Dise no de ASMs page 147
Estado
presente
Estado siguiente
Salida z
w = 0 w = 1
A A B 0
B A C 0
C A C 1
(c) Tabla de estados.
Estado
presente
Estado siguiente
Salida z w = 0 w = 1
y
2
y
1
Y
2
Y
1
Y
2
Y
1
A 00 00 01 0
B 01 00 10 0
C 10 00 10 1
11 dd dd d
(d) Asignacion de estados.
Detector de secuencia Moore.
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Tema 2
Tema 3
Tema 4
Tema 5
Tema 6
Tema 7
Tema 8
Contenido
Modelos
Dise no
Ejemplos
ASM
Tema 8 Dise no de ASMs page 148
(e) Determinaci on de las ecuaciones de entrada y salida.
Detector de secuencia Moore.
Presentaci on
Tema 1
Tema 2
Tema 3
Tema 4
Tema 5
Tema 6
Tema 7
Tema 8
Contenido
Modelos
Dise no
Ejemplos
ASM
Tema 8 Dise no de ASMs page 149
(f) Implementacion de detector de secuencia.
Detector de secuencia Moore.
Presentaci on
Tema 1
Tema 2
Tema 3
Tema 4
Tema 5
Tema 6
Tema 7
Tema 8
Contenido
Modelos
Dise no
Ejemplos
ASM
Tema 8 Dise no de ASMs page 150
(g) Diagrama de tiempos.
Detector de secuencia Mealy.
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Tema 1
Tema 2
Tema 3
Tema 4
Tema 5
Tema 6
Tema 7
Tema 8
Contenido
Modelos
Dise no
Ejemplos
ASM
Tema 8 Dise no de ASMs page 151
Ciclo de reloj: t
0
t
1
t
2
t
3
t
4
t
5
t
6
t
7
t
8
t
9
t
10
w: 0 1 0 1 1 0 1 1 1 0 1
z: 0 0 0 0 1 0 0 1 1 0 0
(a) Secuencia ejemplo del funcionamiento del circuito.
(b) Diagrama de estados.
Detector de secuencia Mealy.
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Tema 4
Tema 5
Tema 6
Tema 7
Tema 8
Contenido
Modelos
Dise no
Ejemplos
ASM
Tema 8 Dise no de ASMs page 152
Estado
presente
Estado siguiente Salida z
w = 0 w = 1 w = 0 w = 1
A A B 0 0
B A B 0 1
(c) Tabla de estados.
Estado
presente
Estado siguiente Salida z
w = 0 w = 1 w = 0 w = 1
y Y Y z z
A 0 0 1 0 0
B 1 0 1 0 1
(d) Asignacion de estados.
Detector de secuencia Mealy.
Presentaci on
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Tema 2
Tema 3
Tema 4
Tema 5
Tema 6
Tema 7
Tema 8
Contenido
Modelos
Dise no
Ejemplos
ASM
Tema 8 Dise no de ASMs page 153
(e) Implementacion de detector de secuencia.
(f) Diagrama de tiempos.
Codicacion one-hot.
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Tema 2
Tema 3
Tema 4
Tema 5
Tema 6
Tema 7
Tema 8
Contenido
Modelos
Dise no
Ejemplos
ASM
Tema 8 Dise no de ASMs page 154
Se usa una variable de estado por cada estado en el circuito.
En cada estado, solo una variable de estado se encuentra activa.
Codicacion one-hot para el detector de secuencia implementado con
una maquina Moore.
Estado
presente
Estado siguiente
Salida z w = 0 w = 1
y
3
y
2
y
1
Y
3
Y
2
Y
1
Y
3
Y
2
Y
1
A 001 001 010 0
B 010 001 100 0
C 100 001 100 1
Ecuaciones del decodicador de estado siguiente (DES) con la
asignaci on anterior: Y
1
= w Y
2
= wy
1
Y
3
= w y
1
z = y
3
.
Ninguna de las expresiones anteriores depende de y
2
!!!
Circuito de control para la esctructura RTL con buers tri-estado
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Tema 3
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Tema 6
Tema 7
Tema 8
Contenido
Modelos
Dise no
Ejemplos
ASM
Tema 8 Dise no de ASMs page 155
(a) Un sistema digita con k registros.
Circuito de control para la esctructura RTL con buers tri-estado
Tema 8 Dise no de ASMs page 156
(b) Bloque del circuito de control (c) Diagrama de estados
Estado
presente
Estado siguiente Salidas
w = 0 w = 1 R1
out
R1
in
R2
out
R2
in
R3
out
R3
in
Fin
A A B 0 0 0 0 0 0 0
B C C 0 0 1 0 0 1 0
C D D 1 0 0 1 0 0 0
D A A 0 1 0 0 1 0 1
(d) Tabla de estados
Circuito de control para la esctructura RTL con buers tri-estado
Tema 8 Dise no de ASMs page 157
Estado
presente
Estado siguiente
Salidas
w = 0 w = 1
y
2
y
1
Y
2
Y
1
Y
2
Y
1
R1
out
R1
in
R2
out
R2
in
R3
out
R3
in
Fin
A 00 00 01 0 0 0 0 0 0 0
B 01 10 10 0 0 1 0 0 1 0
C 10 11 11 1 0 0 1 0 0 0
D 11 00 00 0 1 0 0 1 0 1
(e) Asignaci on de estados
R1
out
= R2
in
= y
1
y
2
R1
in
= R3
out
= Done = y
1
y
2
R2
out
= R3
in
= y
1
y
2
(f) Ecuaciones resultantes para el DES y DS
Circuito de control para la esctructura RTL con buers tri-estado
Tema 8 Dise no de ASMs page 158
Estado
presente
Estado siguiente
Salidas
w = 0 w = 1
y
2
y
1
Y
2
Y
1
Y
2
Y
1
R1
out
R1
in
R2
out
R2
in
R3
out
R3
in
Fin
A 00 00 01 0 0 0 0 0 0 0
B 01 11 11 0 0 1 0 0 1 0
C 11 10 10 1 0 0 1 0 0 0
D 10 00 00 0 1 0 0 1 0 1
(g) Asignaci on de estados alternativa
R1
out
= R2
in
= y
1
y
2
R1
in
= R3
out
= Done = y
1
y
2
R2
out
= R3
in
= y
1
y
2
(h) Ecuaciones resultantes para el DES y DS
Circuito de control para la esctructura RTL con buers tri-estado
Tema 8 Dise no de ASMs page 159
Estado
presente
Estado siguiente
Salidas
w = 0 w = 1
y
4
y
3
y
2
y
1
Y
4
Y
3
Y
2
Y
1
Y
4
Y
3
Y
2
Y
1
R1
out
R1
in
R2
out
R2
in
R3
out
R3
in
Fin
A 0001 0001 0010 0 0 0 0 0 0 0
B 0010 0100 0100 0 0 1 0 0 1 0
C 0100 1000 1000 1 0 0 1 0 0 0
D 1000 0001 0001 0 1 0 0 1 0 1
(i) Codicaci on one-hot
Y
1
= wy
1
+y
4
R1
out
= R2
in
= y
3
Y
2
= wy
1
R1
in
= R3
out
= Done = y
4
Y
3
= y
2
R2
out
= R3
in
= y
2
Y
4
= y
3
(j) Ecuaciones resultantes para el DES y DS
Maquina de estados algortmica
Presentaci on
Tema 1
Tema 2
Tema 3
Tema 4
Tema 5
Tema 6
Tema 7
Tema 8
Contenido
Modelos
Dise no
Ejemplos
ASM
Tema 8 Dise no de ASMs page 160
Diagrama de ujo que representa las transiciones entre
estados, as como las salidas generadas.
Usada para dise no de circuitos de mayor complejidad que
pueden incluir una o mas FSMs, y ciruiteria como registros,
contadores, sumadores, y multiplicadores.
Contiene tres elementos basicos:
Maquina de estados algortmica
Tema 8 Dise no de ASMs page 161
ASM del ejemplo RTL Ejemplo de un contador de bits

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