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Un flip-flop "D" que utiliza un reloj PGT est en estado de BORRADO. Cul de las
siguientes acciones de entrada har que cambie de estado?
A) CLK = NGT, D = 0
B) CLK = PGT, D = 0
C) CLOCK NGT, D = 1
D) CLOCK PGT, D = 1
E)
ayc
Respuesta: E
Respuesta: A
3
Respuesta: A
Como regla general para disparar flip-flops estables, los tiempos de subida y
bajada del pulso del reloj deben ser:
A) Muy largos.
B) Muy cortos.
C) Al valor mximo que permita estabilizar las seales de la entrada de control.
D) Sin consecuencia, siempre y cuando los niveles estn dentro del rango de valores
determinado.
Respuesta: B
5
D) 15kHz
Respuesta: B
Una entrada activa ALTO, con registro bsico S-C tiene un 1 en la entrada S y un 0
en la entrada C. En qu estado se encuentra el registro?
A) Q=1, 0'=0
B) Q=1, Q'=1
C) Q=?, 0'=1
D) Q=?, Q'=0
Respuesta: A
7
Respuesta: B
Respuesta: B
9
Respuesta: C
10
Respuesta: A
11
Si ambas entradas de un flip-flop S-C son BAJO, qu pasar cuando el reloj sea
ALTO?
A) Habr un estado invlido.
B) No ocurrir ningn cambio en la salida.
C) La salida cambiar de estado.
D) Se restablecer la salida.
Respuesta: B
12
Cul de las siguientes oraciones describe mejor la accin de FFs disparados por
pulso?
A) El reloj y las entradas S-C deben tener forma de pulso.
B) Los datos son ingresados en el flanco principal del reloj y transferidos en el flanco de
salida.
C) Un pulso en el reloj transfiere datos de entrada a salida.
D) Se deben pulsar las entradas sncronas.
Respuesta: B
13
Cul de las siguientes respuestas es una desventaja del flip-flop S-C maestroesclavo?
A) Las salidas no cambian cuando ambas entradas son BAJO.
B) No existe salida complementaria.
C) Slo se pueden ingresar datos en el flanco principal del reloj.
D) Existe un estado de salida invlido si ambas entradas son ALTO.
Respuesta: D
14
Respuesta: C
15
A) a
B) b
C) c
D) d
Respuesta: C
16
Respuesta: A
17
De acuerdo con las formas de onda para el flip-flop S-C en la figura 5-2, qu est
mal con el circuito?
A) La salida Q debera ser ALTO al principio del segundo pulso del reloj. El CI est
defectuoso.
B) Cuando C y S son ALTO al mismo tiempo, la salida es impredecible. El circuito no est
mal.
C) Las salidas deberan cambiar en el flanco de salida del reloj; se invierte la seal del
reloj.
D) Las salidas debieron haber cambiado de estado en el flanco principal del segundo
pulso del reloj; el CI est mal.
Respuesta: B
18
Un registro bsico S-C y sus formas de onda asociadas aparecen en la figura 5-3. Qu
podra estar mal y cul sera la causa del problema?
19
A) Qa
B) Qb
C) Qc
D) Qd
Respuesta: D
20
22. Cul de las siguientes oraciones indica con exactitud los dos MEJORES
mtodos que existen para simplificar un circuito lgico?
A. lgebra booleana y mapa de Karnaugh
B. Evaluacin real de prueba y falla del circuito y anlisis de forma de onda.
C. lgebra booleana y evaluacin real de prueba y falla del circuito.
D. lgebra booleana, evaluacin real de prueba,falla del circuito y anlisis de forma de onda.
E. Ninguna de las mostradas
Respuesta: A