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UNIVERSIDADE FEDERAL DO PAR

CENTRO TECNOLGICO
DEPARTAMENTO DE ENGENHARIA ELTRICA E COMPUTAO

LABORATRIO DE ELETRNICA ANALGICA II

PROINT 156/2003

PROFESSORA: HERMANTINE CARMONA


BOLSISTA: BRUCE JECKSON MATR. 9802000601

BLEM, FEVEREIRO/2004
COLABORAO: BRUCE JECKSON DE VASCONCELOS

2 SEMESTRE DE 2003

UNIVERSIDADE FEDERAL DO PAR


CENTRO TECNOLGICO - CT
DEPARTAMENTO DE ENGENHARIA ELTRICA E COMPUTAO
DISCIPLINA: LABORATRIO DE ELETRNICA ANALGICA II

AMPLIFICADOR DIFERENCIAL (ANLISE DC)


I ESQUEMA DO CIRCUITO:

+5V

1 k

Q1
+0,5V

Q2
BC328

BC328
VC1

VC2

1 k

1 k

-5V

-5V

II ABORDAGEM TERICA:
Este tipo de amplificador responde a diferena de tenso nas bases (ou portas, para FETs), o
que chamado de entrada diferencial v ID = v B1 v B 2 . A sada tomada nos coletores (ou drenos),
sendo vOD = vC1 vC 2 .
Nesta experincia estaremos trabalhando apenas com sinais DC, e a operao em pequeno sinal
(aproximadamente entre 0 e 0,3 de entrada) no ser abordada aqui. Aqui ser estudado o
funcionamento do par diferencial no chaveamento de circuitos.
Quando VID for 0, teremos VB1=VB2. Logo, os dois transistores estaro conduzindo e a corrente
de polarizao I se dividir igualmente entre os dois emissores, o que resultar em VC1=VC2 e a sada
diferencial VOD=0.
No caso de um VID muito grande (acima de 0,4V), apenas um dos transistores conduzir (neste
caso, apenas Q2, pelo fato dos transistores serem PNP), e a corrente de polarizao ir atravessar
apenas este transistor. VOD ser, ento: VOD = VC1 VC 2 = VCC (VCC RC 2 I POL ) , o que resulta em
VOD = RC 2 I POL .

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2 SEMESTRE DE 2003

III RESULTADOS DA SIMULAO:


SIMULADO
BASE Q2
ATERRADA

VE

685mV

VC1

-5V

VC2

-733mV

IV- RELAO DE MATERIAL:

Componentes: transistores: 2 BC328 (pnp); resistores: 3 de 1k.


Equipamentos: 3 fontes de tenso DC; multmetro.
V- PROCEDIMENTOS EXPERIMENTAIS:
a) Medir o valor de dos dois transistores (selecionar o mais prximo possvel).
b) Coletar os dados experimentais para preencher a tabela 1.

TERICO
BASE Q2
ATERRADA

TABELA 1
PRTICO CONDIODOSTRANSISTORES (ON/OFF)

VE
VC1
VC2

BASE Q1
ATERRADA
BASE S Q1
E Q2
ATERRADAS

VE
VC1
VC2
VE
VC1
VC2

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CENTRO TECNOLGICO - CT
DEPARTAMENTO DE ENGENHARIA ELTRICA E COMPUTAO
DISCIPLINA: LABORATRIO DE ELETRNICA ANALGICA II

ESPELHO DE CORRENTE
I ESQUEMA DO CIRCUITO:
IREF

IO = 1mA

5V

3,9k

R1

Q1

Q2

+
VBE
_

5V

5V

II FORMULRIO:
VBE1 = 0.7 + VTln(IREF/Io)
R1 = VCC VB
IREF
III- RELAO DE MATERIAL:

Componentes: transistores: 2 BC328 (npn); 2 resistores: 3,9 K e R1


Equipamentos: 2 fontes de tenso DC; multmetro.
IV- PROCEDIMENTOS EXPERIMENTAIS:
c) Medir o valor de dos dois transistores. (Devem ser iguais ou aproximadamente iguais)
d) Coletar os dados experimentais para preencher as tabelas 1 e 2.

Dado Simulado

Dado Terico

Dado Experimental

IREF
IO

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DEPARTAMENTO DE ENGENHARIA ELTRICA E COMPUTAO
DISCIPLINA: LABORATRIO DE ELETRNICA ANALGICA II

RESPOSTA EM FREQUNCIA COM TBJ


I-1 ESQUEMA DO CIRCUITO 1: AMPLIFICADOR EM EMISSOR COMUM
E

15V

2,7k

47k
1,2k

C2

CBE
(de frente)

C1
BC546BP

VS

22k

27k
1,8k

CS

Figura 1
I-2 ABORDAGEM TERICA DO CIRCUITO 1:
Os amplificadores no mantm seu ganho constante para grandes faixas de freqncia (f). Em
baixas freqncias o ganho diminudo pelos capacitores de acoplamento e de desvio, que possuem
alta impedncia para f pequeno (deixando de trabalhar como curto-circuitos perfeitos). J para altas
freqncias temos o efeito das capacitncias internas do transistor (C e C).
Nas freqncias mdias essas capacitncias exibem um efeito quase nulo, e assim, podem ser
desprezadas. Logo, para a faixa de mdias freqncias temos o ganho mximo. Essa faixa situada
entre L (freqncia de corte inferior) e H (freqncia de corte superior), que so as freqncias nas
quais o ganho diminudo de 3dB. O que pode ser aproximado como A=0,7AMx.
Determinaremos aqui L e H atravs do mtodo das constantes de tempo.

Clculo de fL, usando o modelo da figura 2 :


R C1 = Rs + RB // ( r x + r ) = Rs + Ri
(rx desprezvel )
RE = RE // r + rx + Rs // R B
(rx desprezvel )
o + 1
RC2 = RL + RC
2 fL =
1
+
1
+
1
CE RE
CC2RC2
CC1 RC1

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PROJETO
Pode-se projetar o amplificador para uma determinada freqncia de corte inferior,
atribuindo-se uma contribuio de 10% para cada capacitor de acoplamento e 80% para o
capacitor de desvio.
Clculo da freqncia de corte superior, usando o modelo da figura 3.
C = 1,5 pF e C= 11 pF ( valores obtidos na folha de dados)
fH =
1
, onde Cin = C + C[ 1 + gm (Rc // RL )]
2 Cin R
R
resistncia vista por Cin; R = r // ( RB // Rs )
Clculo do ganho em freqncias mdias AM
Rin
AM =
g m ( RC // rO // RL )
Rin + Rs
Modelo do TBJ em baixas freqncias:
CC1

RS

rX

B
+
r VS

VS

CC2

C
rO

gmV

VO

RC

RL

E
RB=R1//R2

RE

CE

Figura 2

Modelo do TBJ em altas freqncias:


B

rX

VO

RS
VS

+
V

gmV

rO

RL

Figura 3

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II-1 ESQUEMA DO CIRCUITO 2: AMPLIFICADOR EM BASE COMUM


+15V

E
B
2,7k
47k

R1

10F

RL=22k

BC546BP
CBE

+
100F

10F
27k

R2

1,8k

100k
Rs
Vs

II-2 ABORDAGEM TERICA DO CIRCUITO 2:


A resposta em altas freqncias do Amplificador em Emissor Comum severamente limitada
pelo efeito Miller (que se aplica capacitncia da juno base-coletor, que fica entre a sada, que o
coletor e a entrada, que a base). De modo a diminuir esse problema, pode ser introduzido um estgio
em base comum (no caso de um amplificador de mltiplos estgios). Sua freqncia de corte inferior
muito baixa, o que impossibilita medies sem equipamento prprio. A capacitncia da juno basecoletor agora est aterrada.

Clculo das freqncias de corte inferior fL e superior fH


2 fL =
1
+
1
+
1
CC1 RC1
CE RB
CC2RC2
RC1 = (re // RE ) + RS
2 fH =
C RP1

1
+ C RP2

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RC 2 = RC + RL

R B = R B //(re + RE // RS )( + 1)

R P1 = re // RE // RS

R P 2 = RC // R L

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Modelo para Baixas Freqncias:


B

CC1

rX

CC2

B
+
r V

VO
rO

gmV

RC

RL

RB=R1//R2

RE

CE

RS

VS

Modelo para Altas Freqncias (simplificado):


RS
VS

RE

re

VO

V
gmV

RC

RL

III-1 ESQUEMA DO CIRCUITO 3: AMPLIFICADOR EM COLETOR COMUM

+15V
2,7k
47k

1,5k

CC2

CC1

C
BC546BP

Rs
Vs

R1

27k

R2

CE
1,8k

RL=1,5k
CBE

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II-3 ABORDAGEM TERICA DO CIRCUITO 3:


Assim como o Amplificador em base comum, o coletor comum no sofre o problema causado
pelo efeito Miller, j que um dos terminais da capacitncia C aterrado. Sua freqncia de corte
inferior muito baixa, o que impossibilita medies sem equipamento prprio.

Modelo para Baixas Freqncias:


CC1
RS
Vs

RC
RB

CC2

RE

CE

RL

III- PROJETO DOS CIRCUITOS 1, 2 E 3:


a) Calcular gm ( gm = Ic/Vt ) e r (r=/gm). Para = 180 VCE = 5V, Ic = 2 mA e Vt = 25mV.
b) Calcule os valores dos capacitores CC1, CC2 e CE para uma freqncia mdia de 100 Hz e
escolha os valores comerciais. ( W = 1/R.C).

IV-2- RELAO DE MATERIAL DOS CIRCUITOS 1, 2 E 3:


Componentes: transistores: 1 BC546 (npn); resistores: 1,2k, 1,8k, 2,7k, 27k, 22k, 47
k; capacitores: 3, que foram determinados no item IV-1.
Equipamentos: 1 fonte de tenso DC; 1 gerador de funes; 1 osciloscpio.
IV-3- PROCEDIMENTOS EXPERIMENTAIS DOS CIRCUITOS 1, 2 E 3:
a)
b)
c)
d)
e)

Medir o do transistor
Montar o circuito e medir os valores DC de Vc, VB, VE , VCE e IC
Determinar o mximo sinal sem distoro na sada.
Medir o ganho em tenso Vo/Vs.
Manter a amplitude da entrada constante e:
Diminuir a freqncia at que Vo = 0,7VoMax.
fL = _____________

Aumentar a freqncia at que Vo = 0,7VoMax


fH = _____________

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f) Calcule teoricamente as freqncias de corte e compare com os resultados prticos. Preenchendo a


tabela abaixo.
PARMETRO

TERICO

SIMULADO

PRTICO

FL
FH
AM

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DISCIPLINA: LABORATRIO DE ELETRNICA ANALGICA II

RESPOSTA EM FREQNCIA COM JFET


I ESQUEMA DO CIRCUITO:
D

15 V
S

820 K

2.2 K
CC2

R = 4.7 K CC1

CS
180K

GSD

Vo
22 K

2,7 K

Figura 1

II OBJETIVOS:
Determinar o ganho em tenso para as freqncias mdias e as freqncias de corte inferior e
superior do amplificador com JFET, na configurao Fonte Comum.
ID = K.(VGS - Vt)2
K = IDSS / Vt2

VGS = VG - VS
VS = RS.ID

III- PROJETO
- Calcular os valores dos capacitores Cc1 , CC2 e CS para uma freqncia de 100 Hz e escolher os
valores comerciais, usando o modelo da figura 2.
R C1 = R + Rin
RS = RS // (1/gm)
RC2 = RL + RD
L=
1
+
1
CC1 RC1
CE RS
fL= L / 2
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1
CC2RC2
11

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Clculo de fH:
Cgs e Cgd so obtidos na folha de dados
fH =
1
, onde CT = Cgs + Cgd[1 + gm (RD // RL )]
2 CT R

Clculo de AM:
Rin
AM =
g m ( RD // rO // RL )
Rin + R

Modelo do amplificador com FET em baixas freqncias:

CC2

D
R

CC1

Vi

Id
G

+
Vg RG1

RG2

RD

RL

1/gm
S

RS

CS

Rin
Figura 2

Modelo do amplificador com FET em altas freqncias:


Cgd
R
G
D
Vi

Rin

+
Cgs Vgs

ro

gmVgs

RD

RL

+
Vo

Figura 3
III RELAO DE MATERIAL:
Componentes: resistores 2k2, 4k7, 2,7 K, 22k, 180k e 820K; capacitores 3 a determinar;
transistor BF245A;
Equipamentos: gerador de funes, fonte de tenso DC, Osciloscpio.

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IV PROCEDIMENTOS EXPERIMENTAIS
IV.1 ANLISE DC
a) Montar o circuito de polarizao e medir, VD =_______VG = _______ VS =________
b) Verificar se FET est na regio de saturao VDS > 2,5V.
c) Calcular ID = Vs/Rs
d) Consultar no manual do fabricante os valores de IDSS = _______ e Vt = ________.
2.I DSS I D
e) Calcular gm. ( gm =
)
VT I DSS

IV.2 ANLISE AC
a) Determinar o mximo valor de Vo sem distoro, para uma freqncia de 1KHz.
b) Medir o valor de Vo e Vi, calcular o ganho em freqncias mdias (AM).
c) Manter a amplitude da entrada constante e:
Diminuir a freqncia at que Vo = 0.7 VoMax para achar fL.
Aumentar a freqncia at que Vo = 0.7 VoMax para achar fH.
PARMETRO

TERICO

Simulado

PRTICO

FL
FH
AM

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DISCIPLINA: LABORATRIO DE ELETRNICA ANALGICA II

AMPLIFICADOR DE POTNCIA CLASSE B


I ESQUEMAS DOS CIRCUITOS:
Vcc=10V
Vcc=10V
QN
BD135

9V / 1 KHz

Vo

QP
BD136

CI 741

1K

9V / 1 KHz

QN
BD135
QP
BD136

Vo
1K

-Vcc=10V

-Vcc=10V

Sem a realimentao
Figura 1

Com a realimentao
Figura 2

II ABORDAGEM TERICA
O princpio de funcionamento do amplificador classe B ter 2 transistores (um npn e outro pnp)
que conduziro alternadamente, na configurao coletor comum. Quando o sinal de entrada for
positivo por mais de 0,5 o transistor npn conduzir e o pnp ficar em corte, entregando na sada o sinal
VO = VI VBEN , tendo que Qn fornecer a corrente da carga. Similarmente, com VI menor que -0,5, o
transistor pnp conduzir, o npn entrar em corte, com VO = V I + VEBN e Qp fornecendo corrente para a
carga.
Os amplificadores classe B no conduzem quando no houver sinal de entrada, o que implica
que a corrente de polarizao zero, o que a sua principal vantagem. Como desvantagem temos que
o sinal sofre a distoro de cruzamento, devido a banda-morta, pelo fato dos transistores no
conduzirem para |VI| menor que 0,5. O acrscimo de uma realimentao atravs de um amp op elimina
a distoro de cruzamento.
, com PL sendo a potncia entregue carga, e PS a potncia
O rendimento dado por = PL
PS
drenada da alimentao simtrica, com PS = 2VCC I . Temos o rendimento mximo quando o sinal de
sada mximo, com MAX = 78,5% , sendo bem superior aos 25% do amplificador classe A. A
potncia dissipada em cada transistor dada por: PD = VCE I C .
2

PL = VO /( 2 RL )

PS = 2VCCVO /(RL)

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PDN = PDP = (PS PL) / 2


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2 SEMESTRE DE 2003

III SIMULAO:
Sinal de entrada: senide com vI=2V; f=1kHz.

IV- RELAO DE MATERIAL:

Componentes: transistores: BD135 (npn) e BD136 (pnp); resistor: 1K; amp op CI 741.
Equipamentos: 2 fontes de tenso DC; 1 osciloscpio; 1 gerador de funes.
V- PROCEDIMENTOS EXPERIMENTAIS:
Para o mximo sinal de sada sem distoro:
a) Observar a forma de onda na sada,VO x t para o circuito da figura 1.
b) Medir Vo e Vi, calcular o ganho em tenso Vo/Vi.
c) Calcular: potncia entregue para a carga (PL), potncia entregue pela fonte (Ps), rendimento
(), potncia dissipada em cada transistor (PDN e PDP)
d) Determinar a funo de transferncia do circuito da figura 1.
e) Repetir os itens a, b e d para o circuito da figura 2.

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PROFESSORA: HERMANTINE

AMPLIFICADOR DE POTNCIA CLASSE AB


I ESQUEMA DO CIRCUITO:

+15V

VS

1F

LM380

1k

II ABORDAGEM TERICA
O amplificador classe AB pode ser entendido como um melhoramento do classe B. O grande
problema do classe B a queda de tenso vBE dos transistores em conduo, assim como a distoro de
cruzamento. No amplificador de potncia AB tem-se uma tenso de polarizao que serve para
compensar a queda na juno base-emissor.
V
A equao do sinal de sada ser dada por vO = v I + BB v BE . Vemos que, para que o sinal de
2
sada seja o mais prximo o possvel do sinal de entrada, VBB/2 deve ser igual a vBE.
Polariza-se normalmente este circuito atravs da polarizao com diodos ou ainda pelo
multiplicador de vBE. Isso, no entanto, no ser abordado aqui, j que esta experincia visa apenas a
anlise do sinal de sada. O CI LM380 deve proporcionar uma baixa resistncia de sada (caracterstica
dos amplificadores de potncia) e um sinal de sada fiel entrada (caracterstica do classe AB).

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2 SEMESTRE DE 2003

III SIMULAO:
Sinal de entrada: senide com vI = 0,1Vrms; f = 1kHz.

IV- RELAO DE MATERIAL:

Componentes: resistor: 1K; capacitor: 1F; amplificador de udio LM380.


Equipamentos: uma fonte de tenso DC; um osciloscpio; um gerador de funes.
V- PROCEDIMENTOS EXPERIMENTAIS:
a) Monte o circuito do item I.
b) Compare o sinal de entrada com o sinal de sada.
OBS: Caso voc esteja usando o CI com 14 pinos, a entrada no-inversora do LM380 deve ficar em
aberto, assim como os pinos 9 e 13. Os pinos 3, 4, 5, 7, 10, 11 e 12 devem ser aterrados.

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DISCIPLINA: LABORATRIO DE ELETRNICA ANALGICA II

EXPERINCIA N08: REALIMENTAO


I TOPOLOGIAS:
RS
Amplificador de
Tenso

VS

Amplificador de
Corrente

VO RL
_

IS

RS

Realimentao

Realimentao

SRIE-PARALELO

PARALELO-SRIE

+
VO RL
_

RS
Amplificador
de Condutncia

VS
Realimentao

Amplificador de
Resistncia

VO RL
_

IS

RS

+
VO RL
_

Realimentao

SRIE-SRIE

PARALELO-PARALELO

II ABORDAGEM TERICA
A realimentao a ser vista aqui a negativa. Ela usada para se conseguir maior estabilidade
para o circuito. Quando realimentado degenerativamente ocorre uma reduo do ganho de malha, no
entanto, na mesma proporo que isso ocorre h uma dessenbilidade no ganho, a reduo na distoro
no-linear, a reduo do efeito do rudo, o controle das impedncias de entrada e sada (aumento ou
reduo, dependendo da topologia) e a extenso da faixa de passagem do amplificador. Todas essas
so caractersticas muito desejadas para amplificadores, o que acaba compensando a queda do ganho.
Fazendo as combinaes possveis entre entrada/sada e srie/paralelo, tem-se as quatro
configuraes:
Amplificadores de Tenso: configurao srie- paralelo, apresenta alta resistncia de entrada e
baixa resistncia de sada.
Amplificadores de Corrente: configurao paralelo-srie, apresenta baixa resistncia de entrada
e alta resistncia de sada.
Amplificadores de Transcodutncia: configurao srie-srie, apresenta alta resistncia de
entrada e alta resistncia de sada. Esta no ser abordada neste caderno de experincias.
Amplificadores de Transresistncia: paralelo-paralelo, apresenta baixa resistncia de entrada e
baixa resistncia de sada.
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2 SEMESTRE DE 2003

III-1 ESQUEMA DO CIRCUITO 1: TOPOLOGIA SRIE-PARALELO


Tambm conhecido como amplificador de tenso, apresenta alta resistncia de entrada e baixa
resistncia de sada (Rif e Rof, respectivamente). Como a entrada e a sada so tenses, o ganho em
malha direta A adimensional (V/V). Como o produto A x deve ser adimensional, temos o ganho de
realimentao tambm admensional, e a amostra para a realimentao dada por uma tenso Vf, isto
, = Vf/Vo. O ganho em malha fechada Af dado por Vo/Vf.
+15V
IS

Rs=1k

CI 741

Vo

R2=27k

VS

RL= 1k

R1=1k
-15V

CIRCUITO AMPLIFICADOR DE TENSO

Figura 1 Configurao no-inversora


Ro
A
Af =
Rof =
Rif = Ri (1 + A )
1 + A
(1 + A )
Rid
[ RL //( R1 + R2 )]
A=
.
= R1/(R1 + R2)
[ RL //( R1 + R2 )] + ro Rid + Rs + ( R1 // R2 )

III-2 CIRCUITO 1: RELAO DO MATERIAL


Componentes: resistores: 3 de 1k; 1 de 27k; amp op 741.
Equipamentos: 2 fontes de tenso DC; 1 osciloscpio; 1 gerador de funes.

III-3 SIMULAO
a) Simular o circuito da figura1 para calcular os parmetros da tabela 1.
b) Usando o osciloscpio, medir Vo, Vf e Vs. Calcular Af e .
c) Para determinar Rif, mea Is e calcule Rif = Vs/Is (ambos os valores em rms ou de pico).
d) Para determinar Rof, curte a fonte de sinal e coloque no terminal de sada uma fonte teste de
corrente Ix, mea a tenso nos terminais dessa fonte e calcule Rof = Vx/Ix.

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2 SEMESTRE DE 2003

III-4 CIRCUITO 1: PROCEDIMENTOS EXPERIMENTAIS:


Implementar no laboratrio o circuito da figura 1 e determinar os parmetros Af e , conforme foi feito
na simulao.
TABELA 1

CONFIG
SRIEPARALELO

Rif

SIMULADO
Rof
A

Af

VALORES PRTICOS
Rof
A

Rif

Af

IV-1 ESQUEMA DO CIRCUITO 2: TOPOLOGIA PARALELO-SRIE

Chamados amplificadores de corrente apresentam baixa resistncia de entrada e alta resistncia


de sada. Como a entrada e a sada so correntes, o ganho em malha direta A adimensional (A/A). O
produto A x deve tambm ser adimensional, assim como o ganho de realimentao e a amostra
para a realimentao dada por uma corrente If.
+12V

RB1
100k
RS
10k

10F

Q2
BC238BP

Q1
BC238BP
RB2
15k

VS

RC2
10k

RC1
10k

Vo

RL
1k
10F

820

3,3k 100F

Io

10k
CIRCUITO AMPLIFICADOR DE CORRENTE

Figura 2
Af =

A
1 + A

A=

Rif =

Ri
(1 + A )

Rof = Ro (1 + A )

g m1 .[ Rs //( R E 2 + R f ) // R B // r 1 ].{ro1 // RC1 //[ r 2 + (h fe + 1)( R E 2 // R f )]}


re 2 + ( R E 2 // R f )

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20

= I f / Io

2 SEMESTRE DE 2003

IV-2 CIRCUITO 2: RELAO DO MATERIAL


Componentes: resistores: 1 de 1k; 1 de 3,3k; 4 de 10k; 1 de 15k 1 de 100k;
capacitores: 3 de 10F, 1 de 100F; transistores: 2 BC238BP.
Equipamentos: 1 fonte de tenso DC; 1 osciloscpio; 1 gerador de funes.

IV-3 SIMULAO
a) Simular o circuito da figura 2 para calcular os parmetros da tabela 2.
b) Usando o osciloscpio, medir Vo, VB1 (tenso na base de Q1),Vs e VE2 (tenso no emissor de Q2).
Calcular A, Af e , sabendo-se que: I0 = Vo/RL, IS = (VS VB1)/RS e If = (VB1 VE1)/Rf, onde Rf = 10K,
A = Io/Ib (onde Ib = IS If), observe que A, Af e so valores negativos.
c) Calcule Rif = VB1/Is (ambos os valores em rms ou de pico).
IV-4 CIRCUITO 2: PROCEDIMENTOS EXPERIMENTAIS:
Implementar no laboratrio o circuito da figura 2 e determinar os parmetros A, Af e , conforme foi
feito na simulao.
TABELA2

CONFIG
SRIEPARALELO

SIMULADO
Rif

Rof
X

VALORES PRTICOS

Af

Rif

Rof
X

Af

V-1 ESQUEMA DO CIRCUITO 3: TOPOLOGIA PARALELO-PARALELO

Chamados amplificadores de transresistncia, apresentam baixa resistncia de entrada e baixa


resistncia de sada. A entrada uma corrente (Is) e a sada uma tenso (Vo), logo o ganho em malha
direta A dado em (V/A). Como o produto A x deve ser adimensional, temos que o ganho de
realimentao dado por A/V e a amostra para a realimentao dada por uma corrente If.

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2 SEMESTRE DE 2003

+12V
4,7k
47k
+

10k

BC546A V

VS

Figura 3
Ri
A
Af =
Rif =
1 + A
(1 + A )
A = Vo / I i = g m ( R f // RC )( RS // R f // r )

Rof =

Ro
(1 + A )

= 1 / 47 K

V-2 CIRCUITO 3: RELAO DO MATERIAL


Componentes: 1 resistor de 4,7k; 1 de 10k, 1 de 47k; transistor: BC546BP ; capacitor de 10F;
potencimetro de 1K.
Equipamentos: 1 fonte de tenso DC; 1 osciloscpio; 1 gerador de funes,.

V-3 CIRCUITO 3: SIMULAO:


a) Simular o circuito da figura 3 para calcular os parmetros da tabela 3.
b) Usando o osciloscpio, medir Vo, VB (tenso na base do transistor),Vs.Calcular Af e , sabendo-se
que IS = (VS VB)/RS. Observe que Af e so valores negativos.
c) Calcule Rif = VB/Is (ambos os valores em rms ou de pico).
d) Para determinar Rof, curte a fonte de sinal e coloque no terminal de sada uma fonte teste de
corrente Ix, mea a tenso nos terminais dessa fonte e calcule Rof = Vx/Ix.
V-4 CIRCUITO 3: PROCEDIMENTOS EXPERIMENTAIS:
a) Implementar no laboratrio o circuito da figura 3 e determinar os parmetros Rif, Af e , conforme
foi feito na simulao.
b) Para determinar Rof, mea a tenso de sada Vo, em seguida coloque o capacitor em srie com o
potencimetro ligado do coletor para o terra. Ajuste o potencimetro de modo a se obter na sada
Vo/2, retire o potencimetro e mea sua resistncia. Fique observando no osciloscpio se h
distoro no sinal de sada; se houver diminua VS.
TABELA 3

CONFIG
SRIEPARALELO

SIMULADO
Rif

Rof

VALORES PRTICOS

Af

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Rif

Rof

Af

X
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VI COMPARATIVOS:
a) Preencha a tabela geral das 4 topologias.

CONFIGURAO

VALORES SIMULADOS

VALORES PRTICOS

Rif

Rof

Af

Rif

Rof

Af

___

___

___

___

___

___

___

___

___

___

SRIE-PARALELO
PARALELO-SRIE
SRIE-SRIE
PARALELO-PARALELO

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UNIVERSIDADE FEDERAL DO PAR


CENTRO TECNOLGICO - CT
DEPARTAMENTO DE ENGENHARIA ELTRICA E COMPUTAO
DISCIPLINA: LABORATRIO DE ELETRNICA ANALGICA II

OSCILADOR SENOIDAL / PONTE DE WIEN


I ESQUEMA

DO CIRCUITO:

+15V
2,7k

1N4004
R2=22k

C=15nF

1k

R=10k

1k

1N4004

2,7k

R1=10k
C=15nF

R=10k

-15V

II ABORDAGEM TERICA
O princpio bsico dos osciladores o posicionamento dos plos em malha fechada. Nos
circuitos anteriores posicionava-se os plos no lado esquerdo do plano s (parte real de cada plo sendo
negativa) a fim de se obter estabilidade. Com os osciladores deve-se posicionar os plos em cima do
eixo j. Teremos, nesta situao a equao caracterstica: 1 L(s) = 0 ; com
1 + R2 R1
L( s ) =
.
3 + j (CR 1 CR )
Pela anlise da equao caracterstica vemos que o mdulo de L(s) deve ser igual a 1, e a fase
de L(s) deve ser 0. Para que as oscilaes comecem, |L(s)| deve ser um pouco maior que 1, o que
implica fazer R2 R1 ligeiramente maior que 2. Quando a fase de L(s) for igual a zero, podemos ver
que a parte imaginria de L(s) deve ser nula, logo CR = 1 CR , o que nos d O = 1 CR .
A amplitude das oscilaes crescero at atingirem um valor de amplitude constante, por causa
do circuito limitador.

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III SIMULAO:

IV- RELAO DE MATERIAL:


Componentes: resistores: 2 de 1k, 2 de 2,7k, 3 de 10k, 1 de 22k; capacitores: 2 de 15nF;
diodos: 2 tipo 1N4004.
Equipamentos: 2 fontes de tenso DC; um osciloscpio.

V- PROCEDIMENTOS EXPERIMENTAIS:
a) Montar o circuito da figura acima e verificar a forma de onda na sada.
b) Mea a amplitude e a freqncia.
OBS: Caso o circuito no oscile, substitua o resistor de realimentao de 10k por um de 4,7k em srie
com um potencimetro de 10k; ajuste o potencimetro at obter a oscilao.

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CENTRO TECNOLGICO - CT
DEPARTAMENTO DE ENGENHARIA ELTRICA E COMPUTAO
DISCIPLINA: LABORATRIO DE ELETRNICA ANALGICA II

GERADOR DE ONDA TRIANGULAR E QUADRADA


I ESQUEMA DO CIRCUITO:

C1
27F

R2
270K

-15V

R3
270K

v+

R4
270K

-15V

R1
39K

Vo

+15V

+15V

Vcc = +15 V
Integrador

Biestvel

II ABORDAGEM TERICA
O gerador aqui estudado composto por dois circuitos: o multivibrador biestvel e o integrador
Miller. Conhecido como gerador de onda triangular com livre oscilao, pois no necessrio o uso
do equipamento gerador de onda quadrada, uma vez que a sada do biestvel realimentada para a
entrada do integrador.
O biestvel acionado pela sada do integrador, que uma onda triangular, satura em um dos
dois possveis estados estveis, L_ e L+ (aproximadamente igual a + Vcc). Sempre que a entrada do
biestvel atinge o nvel de disparo (superior ou inferior), sua sada comuta entre o limite de saturao
superior L+ e o limite inferior L-, gerando assim uma onda quadrada de amplitude L+. Os nveis de
disparo superior e inferior so simtricos: VTH = - VTL = V1 = R1.I; o valor de I considerado pelo
menos 100 vezes maior que a mxima corrente de polarizao do amp op, obtida da folha de dados.
V1

R1

v+

R2

J o integrador Miller far com que o sinal da sada do biestvel (Vo) carregue o capacitor C1,
via resistor R4. Quando Vo = L+, a sada do integrador uma rampa decrescente, quando Vo = L-, V1
uma rampa crescente. Temos ento na sada do biestvel um sinal quadrado, e na sada do integrador
Miller, um sinal triangular.
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III SIMULAO:

IV- RELAO DE MATERIAL:


Componentes: resistores: 3 de 270k, 1 de 39 k, 2 amp op 741, capacitor de 27F
Equipamentos: 2 fontes de tenso DC; um osciloscpio.

V- PROCEDIMENTOS EXPERIMENTAIS:
a) Montar o gerador com livre oscilao.
b) Observar o sinal da sada do biestvel e anotar o pico da onda e o perodo.
c) Observar o sinal da sada do integrador e anotar o pico da onda.
d) Preencher o quadro abaixo.

TEORIA

SIMULAO

PRTICA

VO(TRIANGULAR)
VO(QUADRADA.)
PERODO

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DISCIPLINA: LABORATRIO DE ELETRNICA ANALGICA II

MULTIVIBRADOR ASTVEL COM O TEMPORIZADOR 555


I ESQUEMA DO CIRCUITO:
+15V

RA

RB

vO
C2= 10nF

CA

II ABORDAGEM TERICA:
O multivibrador astvel um circuito que serve para gerar um sinal quadrado na sada sem que
haja entrada, em outras palavras, um oscilador. O circuito desta experincia implementado com o
temporizador CI 555. Para entendimento da operao deste circuito, recomendamos que o discente
observe o diagrama esquemtico do CI, assim como a pinagem. O temporizador composto por um
divisor de tenso, dois comparadores, um flip-flop set-reset S/R, um transistor de descarga (Q1)e outro
de reset. O divisor de tenso propicia dois nveis de tenso de disparo sendo no comparador-1, VTH =
2VCC/3 e no comparador-2, VTL = VCC/3. A tenso no capacitor continuamente comparada a esses
dois nveis
Quando a fonte de tenso ligada, o capacitor est inicialmente descarregado e o comparador
dois aciona a entrada S do flip-flop gerando um pulso alto na sada Q, aproximadamente igual a VCC
1; ao mesmo tempo em que a sada Q vai para nvel baixo cortando o transistor Q1 e o capacitor ento
se carrega via RA + RB at o nvel VTH do comparador-1 acionando a entrada R do flip-flop de modo
que a sada Q vai para nvel baixo enquanto que a sada Q leva o transistor Q1 para o estado de
conduo e o capacitor se descarrega via RB. Desprezando o transitrio, temos que no momento que a
tenso em CA subir para 2Vcc/3, a sada Vo vai para o nvel baixo. CA agora passa a se descarregar e a
descarga continua at que a tenso chegue em Vcc/3, quando o ciclo recomea.

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III PROJETO
Para projetar este circuito preciso apenas dimensionar RA, RB e CA. O capacitor C2 ligado entre o
pino 5 e o terra serve para eliminar os rudos, usualmente tem um valor comum de 10nF.

t1 = 0,693C A ( R A + RB )
t
ciclo _ de _ trabalho = 1

t 2 = 0,693C A RB
1
= t1 + t 2 =
f

VCC / 3
, onde I deve ser simultaneamente muito maior que a corrente de limiar do
I
comparador-1 e a corrente de disparo do comparador-2
R A + RB =

IV SIMULAO:
Para ciclo de trabalho de 66% e f=2KHz, tem-se: RA=3K3, RB=2K7, CA=82nF.

a) Projete e simule o circuito para uma onda quadrada na sada com f=2KHz e ciclo de trabalho de
75%. Escolha valores comerciais dos resistores e do capacitor.
b) Encontre o perodo e a freqncia do sinal resultante (Vo), assim como o ciclo de trabalho.
c) Plotar o sinal de sada e da tenso no capacitor, como mostrado na figura do item IV.
V RELAO DE MATERIAL:
10nF.

Componentes: resistores RA, RB e o capacitor CA (valores comerciais); CI 555; capacitor:


Equipamentos: fonte de tenso DC; osciloscpio.

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VI PROCEDIMENTOS EXPERIMENTAIS:
a) Montar o circuito simulado.
b) Observar no osciloscpio simultaneamente a tenso no capacitor e a tenso na sada.
c) Medir o a tenso de pico de vO, seu perodo, freqncia e ciclo de trabalho.

TEMPORIZADOR 555

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GND

8 VCC

TRI

7 DIS

OUT

6 THR

RES

5 CON

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DISCIPLINA: LABORATRIO DE ELETRNICA ANALGICA II

FOLHA DE DADOS

TBJ SRIE BC
BC328 PNP
BC546 NPN

FET SRIE BF
BF245 JFET N
CBE

GSD

AMP.OP. LM380

TBJ TRANSISTORES DE
POTNCIA - SRIE BD
BD135 NPN
BD136 PNP

IN +

B
C
E

IN
GND

AMP.OP. TL072
VERSO D, JG, P OU PW
1OUT 1

8 +VCC

1IN 2

7 2OUT

1IN + 3

6 2IN

5 2IN +

VCC

1
2
3
4
5
6
7

14
13
12
11
10
9
8

+VCC

OUT

AMP.OP. 741
+Vcc Vo
7

3 4

-Vi +Vi -Vcc

CONEXO DAS FONTES PARA O CI 741


7 +
2

+
4

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