CODIFICADORES Y DECODIFICADORES, CIRCUITOS COMBINACIONALES

decodificadores para enviar una seal y

decodificar el lenguaje para poderlo mostrar en un
Display. Tambin se pueden combinar circuitos
para realizar sumas o restas. Se pueden tambin
utilizar circuitos combinados para realizar el
conteo de nmeros en decimal desde 0 hasta 99.

Resumen: Los decodificadores son circuitos

lgicos combinacionales que convierten un cdigo
de entrada codificado en un sistema numrico
binario o no binario en otro formato que estar sin
codificar. Existen varios tipos de decodificadores
dentro de los que se encuentra el binario, para
este caso se trabajar con el circuito integrado
74LS48, al lado de un Display de ctodo comn,
que es utilizado generalmente en dispositivos
elctricos.

En el desarrollo de este documento se puede ver

como se realiza la combinacin para llegar al
resultado.
CARACTERISTICAS GENERALES:

INTRODUCCION:

Los
circuitos
combinacionales pueden utilizarse para realizar
muchas funciones, se podr observar cmo se
utilizan distintos tipos de integrados para obtener
resultados como por ejemplo, se utiliza

Decimal
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15

D
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

C
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1

B
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1

A
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

El integrado 74LS48, enva salidas que deben

conectarse al Display y genera un resultado
reflejado en el Display segn la tabla de verdad:

a
1
0
1
1
0
1
1
1
1
1
X
X
X
X
X
X

b
1
1
1
1
1
0
0
1
1
1
X
X
X
X
X
X

c
1
1
0
1
1
1
1
1
1
1
X
X
X
X
X
X

d
1
0
1
1
0
1
1
0
1
1
X
X
X
X
X
X

e
1
0
1
0
0
0
1
0
1
0
X
X
X
X
X
X

f
1
0
0
0
1
1
1
0
1
1
X
X
X
X
X
X

g
0
0
1
1
1
1
1
0
1
1
X
X
X
X
X
X

Tabla 1. Tabla de verdad del decodificador.

Para cada una de estas salidas entonces se tiene
un mapa de Karnaugh y las funciones provocadas
con estos mapas generan los circuitos que se
mostrarn a continuacin:

11
10

X
1

X
1

X
X

X
X

Tabla 2. Mapa de Karnaugh salida a.

Para este mapa entonces la funcin resultante
sera:
BC+DC+CBA+DCA+D B
De donde su simplificacin quedara:

Salida a:

DC\BA
00
01

00
1
0

01
0
1

11
1
1

10
1
1

C(B+D+BA)+D(CA+B)
La simulacin correspondiente
anterior sera:

a la funcin

Figura 1. Simulacin decodificador salida a.

Segn esto entonces la
Salida b:

DC\BA
00
01
11
10

00
1
1
X
1

01
1
0
X
1

11
1
1
X
X

10
1
0
X
X

La funcin de este mapa se representara de la

siguiente manera:
DC+D+BA+BA
Su simulacin se representara de la siguiente
manera:

Tabla 3. Mapa de Karnaugh salida b.

Figura 2. Simulacin salida b.

La combinacin de la salida b es la 1001, y se
enciende el LED, como se ve en la tabla de
verdad para la salida b, en dicha combinacin.
Salida c:

DC\BA
00
01
11
10

00
1
1
X
1

01
1
1
X
1

11
1
1
X
X

10
0
1
X
X

Tabla 4. Mapa de Karnaugh salida c.

Para este mapa
expresara as:

la

funcin

resultante

se

D+C+B+A
Para lo cual la simulacin estara dada as:

Figura 3. Simulacin salida c.

Salida d:

DC\BA
00
01
11
10

00
1
0
X
1

01
0
1
X
1

11
1
0
X
X

10
1
1
X
X

Tabla 5. Mapa de Karnaugh salida d.

Las celdas que tienen relleno gris estn sealando

otro implcante primo que contiene un trmino ms
de la funcin que se expresa.
La funcin resultante entonces:
D+A(C+B+CB)
La simulacin correspondiente:

Figura 4. Simulacin salida d.

Salida e:

DC\BA
00
01
11
10

la simulacin. As mismo en adelante para los

mapas que estn sealados de esta manera.

00
1
0
X
1

01
0
0
X
0

11
0
0
X
X

10
1
1
X
X

Tabla 6. Mapa de Karnaugh salida e.

La funcin resultante para esta salida sera la

siguiente:
A (B+D+CD)
Su simulacin:

En este mapa las esquinas estn sealadas con

color gris y es por que conforman un implicante
que va a hacer parte de la funcin para realizar

Figura 5. Simulacin salida e.

Salida f:

DC\BA
00
01
11
10

La funcin resultado sera la mencionada a

continuacin:

00
1
1
X
1

01
0
1
X
1

11
0
0
X
X

10
0
1
X
X

D+BA+CA
Para lo anterior la simulacin correspondiente
sera:

Tabla 7. Mapa de Karnaugh salida f.

Figura 6. Simulacin salida f.

Salida g:

DC\BA
00
01
11
10

00
0
1
X
1

01
0
1
X
1

11
1
0
X
X

10
1
1
X
X

Para dicho mapa la funcin:

CB+BA+CB+D
Donde la simulacin quedara de la siguiente
manera:

Tabla 8. Mapa de Karnaugh salida g.

Figura 7. Simulacin salida g.

Por ltimo la simulacin del circuito completo
estara dada as:

Figura 8. Simulacin decodificador.

La configuracin dada es la de 0000, por lo cual
en el Display se visualiza el nmero 0 en decimal.

Figura 9. Simulacin combinacin 0001.

La configuracin representada con 0001 en
binario da como resultado un 1 en decimal
visualizado en el Display.
Y se puede observar como en la ltima simulacin
teniendo la combinacin 0010 entonces se
muestra el nmero 2 en el Display, igual que en

las dems combinaciones, donde se mostraran los

dems nmeros en decimal sobre el Display.
As el sistema combinacional estara mostrando
los nmeros desde el 0 y hasta el 9. Que son las
posibles salidas que se pueden representar el
Display.

Figura 10. Simulacin combinacin 0010.

Con esto entonces se tiene como lo mencionado
antes realiza la funcin de transformar de un
lenguaje codificado a un lenguaje en sistema
numrico binario para el caso que se expone en
este documento.

Como en cualquier sistema de numeracin en el

sistema binario se realizan operaciones como la
suma y la resta, de manera sencilla y parecida a la
utilizada en el sistema decimal, solo que se debe
hacer algo adicional para que se haga ms fcil.

Ahora entonces se procede a realizar un circuito

que permite por medio de integrados realizar
sumas y restas de nmeros del 1 al 15.

La sencillez radica
complemento a dos.

en

aplicar el

conocido

En la realizacin del circuito sumador y restador

que se desea implementar se utiliza entonces el

circuito 74LS83, un integrado diseado para

sumar, la dificultad radica en la suma. Realmente
no es complicado, si se observa el circuito 8
entradas, 4 de ellas para el primer nmero de 4
bits en binario y las otras 4 para el segundo
numero de 4 bits en binario tambin, adicional
tiene una entraba en su parte inferior que es un
Carry de entrada, a este se le puede asignar un
valor lgico 1 por ejemplo.
El circuito integrado sera:

Figura 11. Complemento a dos por compuertas

XOR.
Con esta parte se estara entonces realizando la
parte del complemento a dos.

Figura 1. Circuito integrado 74LS83.

En la parte inferior se tiene una entrada sealada
como Cin, por esta entrada se pondr un valor
lgico y se dir que cuando este se encuentre en
1 entonces la operacin a realizar es la resta del
nmero correspondiente a las entradas con letra A
menos el nmero de las entradas con letra B. En
cambio un cero por esa misma entrada significara
la suma.
Ahora bien se tiene la manera de como indicar si
es suma o resta, pero se debe tener en cuenta
que el complemento a dos debe realizarse para
efectuar la resta, cabe aclarar que el circuito
cuando se realicen restas solo tendr la capacidad
de restar de un nmero mayor a uno menor.
Luego la suma de dos nmeros negativos no se
podr realizar lo mismo que si la suma de dos
nmeros mayores a 15 tampoco se podr
representar puesto que solo hay 4 salidas, lo que
indica que solo se pueden tener nmero en binario
hasta el 1111 el 15 en sistema decimal.
Dentro de los materiales que se tienen para
disear el circuito esta un integrado de
compuertas XOR. Este circuito integrado permitir
realizar el complemento a dos del nmero que se
le va a restar al primero. De manera que se
observara as:

Para probar entonces se podra suponer que se

tiene el nmero 1001. Y se desea sacar su
complemento a dos entonces se negaran cada
uno de los bits del nmero quedando de la
siguiente manera: 0110
Ahora si se prueba en la parte del circuito anterior
entonces, se sabe que la tabla de verdad de una
compuerta XOR es de la siguiente manera:
Tabla 9. Tabla de verdad compuerta XOR.
A

0
0
1
1

0
1
0
1

0
1
1
0

Entonces si se enva el nmero 1001 se debe

obtener en las salidas el nmero 0110, obsrvese
entonces:
La entrada B1 se debe poner un 1, en la B2 debe
ponerse un 0, en la B3 un 0 y por ltimo la entrada
B4 debe tener un 1. Para esto se tiene que el
valor lgico puesto en 1 sera la entrada 2 a cada
una de las compuertas XOR que se tienen.
Para la entrada B1 que pasa por una XOR con un
valor de 1 acompaada de una entrada en 1 del
valor en comn de entrada de todas las

compuertas se tiene que la combinacin

resultante es 11, por lo cual la salida es un 0.
Para la entrada B2 acompaada con un valor
lgico 1, se tiene que la combinacin resultante es
01, por lo que se entregara un 1 como salida de
la XOR.
Para la B3 similar a la B2 y para la B4 similar a la
B1. Se tendra entonces que la salida del nmero
es 0110.
Ahora para realizar la suma entonces se tendra
que no hay alteracin puesto que todo quedara
igual que como estn entrando a la compuerta
XOR, para este ejemplo, se tendra que:
Para la primera entrada B1 donde se tiene la
combinacin 10, la salida por la compuerta es 1,
para B2 00 la salida es 0, para B3 00 la salida por
la compuerta es 0 y para B4 10 la salida es 1.

De manera que el nmero resultante al pasar por

estas compuertas estando el valor lgico que
funciona como selector en 0 sera 1001 que es el
original, o sea que no sufre alteracin alguna.
Por lo tanto el nmero no estara siendo
complementado, lo que hara el nmero de la
misma forma como se ingres a las compuertas.
Por esto entonces las compuertas XOR utilizadas
brindan nicamente ayuda para la resta del
nmero, aunque cuando se resta lo que en
realidad se hace es sumar, pues el circuito
integrado no tiene la operacin resta, pero si la
suma.
As entonces simulando en CIRCUIT MAKER se
tendra que:

Figura 12. Circuito sumador-restador simulado en CIRCUIT MAKER.

Se tiene entonces segn esto 2 nmeros de

entrada de 4 bits y 1 nmero de salida de 4 bits.
Se puede entonces probar si funciona
correctamente el circuito. Podra entonces
enviarse un nmero 1111 en las entradas A y un
nmero 1001 en las entradas B como el nmero a
restar al primero. Entonces cuando se efecta el
complemento a 2 del nmero 1001 se tiene que el

resultado es: 0110, sumndolo con el 1111 se

obtiene 0101 y terminando para encontrar la resta
se le adiciona una unidad al resultado.
El resultado de la resta es entonces 0110. Lo que
en decimal equivale a un 6 en decimal ya que 15
menos 9 es 6.
Ahora visto en el simulador el resultado sera:

Figura 13. Simulacin resta de dos nmeros de 4 bits.

Como se observa el valor resultante de la resta
del nmero es: 0110 lo que equivale a 6 en
decimal.

Para probar entonces la suma se prueban los

numero 0011 ms 1000, lo que debe dar como
resultado 1011. La simulacin entonces:

Figura 14. Circuito simulador resta de dos nmeros de 4 bits en binario

Se observa entonces como los LED forman el
nmero 1011, pues hay tres de los LED de salida
encendidos y uno apagado.
Existen muchas funcionalidades en circuitos,
demasiadas, en esta parte se ver cmo

funcionan los circuitos integrados contadores,

para este caso se ver el integrado
7490, utilizado aqu para realizar un conteo
ascendente.

Este circuito permite almacenar de alguna manera

unos datos, de mnimo tamao que pueden
utilizarse y obtener resultados como un reloj
digital, por ejemplo.
Un 7490 es un contador que puede contar del 0 al
9 de una forma cclica, es decir, que cuenta hasta
9 y vuelve a 0 y ese es su modo natural. QA, QB.
QC y QD son cuatro bits en un nmero binario, y
esto pines se ciclan desde el 0 al 9. Este circuito
integrado consta de 2 contadores independientes
uno de 1 bit y otro de 3 bits, utilizando los dos
contadores internos se puede hacer que cuente
de 0 a 9 aunque configurando los pines 2, 3,6 y 7
con las salidas se puede hacer que no solo cuente
en sistema decimal. Est construido a base de
flip-flops o latches el cual tiene la caracterstica de
tener dos entradas MR (master reset) y otras dos
MS (master set), adems de dos entradas de reloj
(activadas por flanco de subida).
Cuando
anteriormente
se
menciona
el
almacenamiento de datos en memoria, se est
relacionando lo que en la ltima parte se cita, los
flip-flops, son dispositivos de dos estados que
sirven como memoria bsica para operaciones de
lgica secuencial.
Un flip-flop se puede representas as:

Teniendo entonces de esta manera el flip-flop

representado con compuertas NAND tambin se
puede ver en compuertas NOR y quedara de la
siguiente manera:

Figura 16. Equivalente a flip-flop.

Donde su tabla de verdad sera la siguiente:
Tabla 11. Tabla de verdad Flip-flop NOR.
Entradas
Set
Reset
0
0
0
1
1
0
1
1

Salidas
Q
0
0
1
No

Q
1
1
0
No

Como se ve se tiene que en cada uno hay unas

salidas prohibidas que no pueden tenerse, son las
que se sealan en la primera tabla como
prohibidas y en la segunda sealadas como no.
En las combinaciones para la primera tabla
entonces se tiene que:
Figura 15. Equivalente a flip-flop.
Su taba de verdad:
Tabla 10. Tabla de verdad flip-flop.
Modo de operacin

Entradas

Salidas

Prohibido

Set

Reset

Mantenimiento

No cambia

Se encuentra la condicin "set" del flip-flop. Aqu

un nivel BAJO, o cero lgico, activa la entrada de
set(S). Esta pone la salida normal Q al nivel alto, o
1. A continuacin se encuentra la condicin
"reset". El nivel BAJO, o 0, activa la entrada de
reset, borrando (o poniendo en reset) la salida
normal Q.
En la ltima lnea se muestra la condicin de
"inhabilitacin" o "mantenimiento", del flip-flop RS.
Las salidas permanecen como estaban antes de
que existiese esta condicin, es decir, no hay
cambio en las salidas de sus estados anteriores.
Indicar la salida de set, significa poner la salida Q
a 1, de igual forma, la condicin reset pone la
salida Q a 0.

Los flip-flop se pueden encontrar de tipo sncrono,

este requiere de una seal de reloj para funcionar
y se tiene entonces un flip-flop de la siguiente
manera:

Las 3 lneas superiores representan las seales

binarias de reloj, set y reset. Una sola salida Q se
muestra en la parte inferior. Comenzando por la
izquierda, llega el pulso de reloj 1, pero no tiene
efecto en Q porque las entradas R y S estn en el
modo de mantenimiento, por tanto, la salida Q
permanece a 0.
En el punto a del diagrama del tiempo, la entrada
de set se activa en el nivel ALTO. Despus de
cierto tiempo en el punto b, la salida se pone a 1.

Figura 17. Flip-flop sncrono.

Donde la tabla de verdad se representa de la
siguiente manera:

El flip-flop ha esperado a que el pulso 2 pase del

nivel BAJO a ALTO antes de activar la salida Q a
1. El pulso est presente cuando las entradas R y
S estn en modo de mantenimiento, y por lo tanto
la salida no cambia. En el punto C la entrada de
reset se activa con un nivel ALTO.

Tabla 11. Tabla de verdad Flip-flop sncrono.

ENTRADAS

SALIDAS

Modo de operacin
CLK

Mantenimiento

Reset

Set

Prohibido

No cambia

Jugando con eso, para hacer un contador de 0 a

99 es muy fcil. La configuracin del contador de
las unidades sern las patillas MS y MR (4 en
total) se ponen a nivel bajo.
Las formas de ondas, o diagramas de tiempo, se
emplean mucho y son bastante tiles para trabajar
con flip-flop y circuitos lgicos secunciales. A
continuacin se muestra un diagrama de tiempo
del flip-flop RS sncrono, que fue el que se utiliz
en esta ocasin para realizar el contador
ascendente.

Figura 18. Diagrama de tiempos flip-flop sncrono.

Luego en el punto d la salida Q se borra se

pone a 0, lo cual ocurre durante la transicin del
nivel BAJO a ALTO del pulso del reloj. En el punto
e est activada la entrada de set, por ello se pone
a 1 la salida Q en el punto f del diagrama de
tiempos. La entrada S se desactiva y la R se
activa antes del pulso 6, lo cual hace que la salida
Q vaya al nivel BAJO o a la condicin de reset.
El pulso 7 muestra que la salida Q sigue a las
entradas R Y S todo el tiempo que el reloj est en
ALTA. En el punto g del diagrama de tiempos, la
entrada de set (S) va a nivel ALTO y la salida Q
alcanza tambin el nivel ALTO. Despus la
entrada S va a nivel BAJO. A continuacin en el
punto h, la entrada de reset (R) se activa por un
nivel ALTO. Eso hace que la salida Q vaya al
estado de reset, o nivel BAJO.
La entrada R entonces vuelve al nivel BAJO, y
finalmente el pulso de reloj finaliza con la
transicin del nivel ALTO al BAJO. Durante el
pulso de reloj 7, la salida estuvo en el nivel ALTO
y despus en el BAJO. Observar que entre los
pulsos 5 y 6 ambas entradas R y S est a 1. La
condicin de ambas entradas R y S en el nivel
ALTO, normalmente, se considera un estado
prohibido para el flip-flop. En este caso es
aceptable que R y S estn en el nivel ALTO,
porque el pulso de reloj est en el nivel BAJO y el
flip-flop no est activado.
Ahora quien enva los pulsos, dentro del contador
que se dise a partir del integrado 7490, se tiene
que este recibe los pulsos por parte de un circuito
que est compuesto de un integrado LM555,

condensadores y un potencimetro de 1 k. El
generador de pulsos puede variar su frecuencia
de envo de pulsos de acuerdo al grado de giro
que tenga el potencimetro asociado al
generador.

de manera intermitente, es decir se enva cada

cierto tiempo.
La siguiente muestra el modo de configuracin
que se utiliza, es decir el modo astable:

Un potencimetro es una resistencia que puede

variar su valor, en este caso se utiliza un
potencimetro de eje tipo lineal, que vara el valor
de su resistencia segn el ngulo de giro que se le
d, lo que provoca una mayor o menor frecuencia
para el envo de pulsos del circuito total al
integrado 7490 que recibe la seal. Entre ms se
aleje del punto de inicio ms se aumenta la
frecuencia del envo de pulsos.
El timer 555, tiene una hoja de datos como la
siguiente:
Figura 20. Timer configurado como astable.
La composicin interna del integrado se da
entonces as:

Figura 19. Timer 555 (Datasheet).

Este temporizador puede configurarse de varias
maneras, esta vez se configura como
multivibrador, modo astable u oscilatorio. Que es
un estado donde se presenta el envo de pulsos

Figura 21. Composicin interna Timer 555.

Para la composicin interna que se muestra en la
figura 21, entonces se tienen tres bloques:

Comparadores
Biestable RS
Inversor

Los comparadores: Le dan a la salida dos

estados, que son alto o bajo, es decir 1 o 0, en
funcin de las tensiones aplicadas, sea
alimentacin y tierra, el GND. De manera que:
-

Si V (+) > V (-), la salida tomar un nivel

alto, o sea un 1.
Si V (+) <V (-), la salida tomar un nivel
bajo, o sea un 0.
Aqu no se acepta que V (+) sea igual
que V (-), ya que con variaciones
mnimas se cumple con las anteriores
condiciones.

Biestable RS: En esta parte, responde a cualquier

biestable, tiene dos entradas, donde presenta dos
estados un alto y un bajo, y su salida es un nico
Q, sus salidas vienen dadas por la siguiente tabla.
Tabla 12. Funcionamiento Biestable RS.

Nivel

R
Alto
Bajo

S
Bajo
Alto

Salida Q
Alto
Alto

Existe tambin una entrada llamada Reset, que le

da un valor alto a la salida Q independiente del
valor de R y S, cuando ella este en bajo.
La descarga: Est constituido por un transistor
que es gobernado por la salida del biestable, y
que aqu servir para ofrecerle un camino de
descarga al condensador que determina la
constante de temporizacin.
El inversor: Este invierte la salida del biestable y le
brinda la salida al conjunto completo.
Hablando ahora de la configuracin astable, el
funcionamiento se da de la siguiente manera:
La entrada del RESET, sealada en la figura 20,
se conecta a VCC, para evitar puestas de manera
accidental en la salida, por lo que se mencion
antes, dentro del circuito internamente se conecta
la salida y se pone en alto cuando la salida este
en bajo independiente de las entradas RS.
La resistencia equivalente de R1 + R2. Determina
la constante de carga en conjunto con C1, R2 y
C2, de la descarga.
Al encontrarse unidas las entradas de umbral y de
disparo, se someten a la misma tensin, as al
conectar la alimentacin y el C1, inicialmente
descargado ambos terminales estn conectados a
una entrada diferente dentro del circuito interno,

ponindolas en polos de entrada diferentes el

umbral a positivo y el disparo como negativo.
Luego la salida 3 estar a nivel alto y el transistor
en corte, de este modo C1, se empezar a cargar
a travs de R1 y R2 que estn conectadas al pin
7.

CONCLUSIONES:
El mejor mtodo para realizar restas de nmeros
binarios es complementando a 2.

Transcurrido algn tiempo, en C1 la tensin ser

igual a 1/3 de VCC, con lo que la entrada S de
biestable pasara a un nivel bajo. Pero su salida no
cambiara a un lugar alto mientras que R no pase a
alto, esto suceder cuando los extremos de C1
tengan una tensin igual o mayor que 1/3 VCC.
Ah la salida del biestable pasara a nivel alto y los
pines 3 y 7 pasaran a nivel bajo.

As entonces se llega a la conclusin de que para

que la tensin tome un valor igual en los dos
extremos entonces se requiere de un tiempo que
ser t1 = 0.693(R1+R2) C1
Transcurrido ese tiempo el pin 7 se pone a 0 y C1
se empieza a descargar por medio de R2, de
forma inmediata la entrada R del biestable pasara
a nivel bajo, pero su salida no ser afectada por lo
que su descarga continua normalmente hasta que
la tensin en los extremos de C1 sea igual a 1/3
de VCC, instante en el cual la entrada S pasara a
nivel alto. Y el biestable cambiar, pasando la
salida y el terminal de descarga a un nivel alt y
ponindose as a disposicin de iniciar un nuevo
ciclo.
El tiempo necesario para la descarga de C1 hasta
1/3 de VCC sera entonces:
t2=0.693R2C1.
Siendo as la duracin de un ciclo

Cuando se desea realizar una resta o

suma de nmeros debe tenerse en
cuenta que es de vital importancia
conocer cul es el bit ms significativo y
cul es el menos significativo.
El acarreo o Carry debe tenerse en
cuenta en todo momento cuando se
realiza una operacin de suma, es
importante saber cmo se ubica en el
resultado de la suma.
Cuando se realiza una resta es necesario
tener en cuenta que los nmeros deben:
primero ser mayor el minuendo que el
sustraendo y segundo que sumas
mayores a 15 no pueden ser reflejadas
en su totalidad, pues se cuenta solo con
4 salidas en binario que no permiten
expresar los nmeros ms all del 15
que sera el 111.
Los decodificadores permiten llevar un
lenguaje codificado a uno que no est
codificado y as poderlo interpretar y
trabajarlo.

BIBLIOGRAFA:
[1]
http://prezi.com/rhfzdiztmyeh/sumador-restador/
[2]
https://www.youtube.com/watch?v=uubq530Jyuo
[3]

T= t1+t2=0.693(R1+2R2)C1.

http://www.ladelec.com/teoria/electronicadigital/193-flip-flop-flip-flop-rs (LADELEC.COM)

Donde la frecuencia de la oscilacin vendra dada

as:

[4]

F=1/T=1.44/((R1+2R2)C1)
De todo esto se puede deducir que la frecuencia
de oscilacin es independiente de la tensin de
alimentacin aplicada.
Finalmente se tiene que la simulacin del circuito
contador completo queda de la siguiente manera:

Lgica secuencial sncrona, retardos y latches.

Jorge Gianotti Hidalgo, Universidad de
Antofagasta, 2007, disponible en:
http://www.academia.edu/6604825/LOGICA_SEC
UENCIAL_SINCRONA_RETARDOS_Y_LATCHE
S