2215 Aulas18-19 00

PCS 2215
Circuitos Lgicos Seqenciais
Fundamentos de Engenharia de Computao II
Aulas 18-19
Biestveis
Jaime Simo Sichman

Professor Responsvel
verso: 1.0 (outubro 2000)

Gomi, Reali, Sato e Sichman
17 Outubro, 2000
Aulas 18-19
1
PCS 2215 - Fund. Eng. Comp. II
Os circuitos lgicos podem ser divididos em duas

classes:
circuitos combinatrios
circuitos seqenciais
Nos circuitos combinatrios, os valores das sadas
num instante t dependem exclusivamente dos valores
das entradas neste instante:
zi(t) = fi(x1(t), x2(t), x3(t), ... ,xn(t)) , i = 1, 2, ..., n
Nos circuitos seqenciais, os valores das sadas num

instante t dependem dos valores das entradas neste
instante e tambm em instantes passados:
zi(t) = fi(x1(t), x1(t-1), x1(t-2), ..., x2(t), x2(t-1),..., x3(t),

x3(t-1), ..., xn(t), xn(t-1), ...) , i = 1, 2, ..., n
Exemplo:
cadeado de mala
cadeado de cofre.
17 Outubro, 2000
Aulas 18-19
3
17 Outubro, 2000
Aulas 18-19
5
17 Outubro, 2000
Aulas 18-19
4
Elementos de Memria
Nos circuitos sncronos, as alteraes nas

sadas ocorrem em instantes especficos,
sincronizados com a ocorrncia de um
sinal numa entrada especial denominada
relgio (clock).
Nos circuitos assncronos, as alteraes
nas sadas ocorrem em qualquer instante,
de acordo com alteraes dos valores nas
entradas.
2
Os circuitos lgicos seqenciais podem

ser divididos em duas grandes classes:
circuitos seqenciais sncronos
circuitos seqenciais assncronos
Tais classes diferem quanto ao instante
de alterao das sadas do circuito
Circuitos Lgicos Sncronos
Aulas 18-19
Circuitos Lgicos Sncronos
Circuitos Lgicos Sequenciais
17 Outubro, 2000
Para guardar os valores passados das

entradas, utiliza-se a noo de estado.
Pode-se considerar um circuito seqencial sncrono como uma implementao de uma mquina de estado finito
A questo fundamental a seguinte:
Como implementar um estado? ou
Como armazenar uma informao quando
ela no est mais presente?
17 Outubro, 2000
Aulas 18-19
6
1
1
Elementos de Memria
Flip-Flop RS Negativo
Os circuitos bsicos que implementam a

funo de memria so denominados
biestveis (flip-flops).
S
0
Existem diversos tipos de flip-flops,

alguns dos quais sero estudados neste
curso
0
Q
2
0
SMBOLO FUNCIONAL
Eranzini / 1996
FIGURA 7.3 - FLIP-FLOP SET-RESET NEGATIVO
17 Outubro, 2000
Aulas 18-19
7
S(t)
0
1
R(t)
Comportamento
Observao
1
impe Q 1 e Q 0
SET
0
impe Q 0 e Q 1
RESET
O circuito lembraa ltima entrada que

assumiu o valor 0.
O valor S R 0 proibido pois
no se deseja o mesmo valor para Q e Q.
se aps S R 0 tem-se S R 1, o circuito
mantm o estado
anterior
estado proibido:
8
Aulas 18-19
17 Outubro, 2000
MANTM
pode oscilar (caso o atraso nas portas seja idntico)

ou ter um comportamento no determinstico.
PROIBIDO
Q Q 1
17 Outubro, 2000
Aulas 18-19
9
17 Outubro, 2000
0
1
1
1
Q (t 1)

Q

01
1
1
11
S (t )
10
S
Q

10
Q
Q (t 1)
10
Flip-Flop RS Positivo
S
S (t ) R(t )
00
Q (t )
Aulas 18-19
R ( t ).Q (t )
SMBOLO FUNCIONAL
Desvantagem: tem configurao proibida nas

entradas.
Eranzini / 1996
FIGURA 7.4 - FLIP-FLOP R-S POSITIVO
17 Outubro, 2000
Aulas 18-19
11
11
17 Outubro, 2000
Aulas 18-19
12
12
2
2
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
Q(t) Q(t+1) Observao
0
1
0
1
0
1
0
1
0
1
0
0
1
1
0
0
17 Outubro, 2000
MANTM
RESET
O circuito lembraa ltima entrada que

assumiu o valor 1.
O valor S R 1 proibido pois
no se deseja o mesmo valor para Q e Q.
se aps S R 1 tem-se S R 0, o circuito
SET
0
1
PROIBIDO
Aulas 18-19
13
13
S (t ) R (t )
00
Q (t )
pode oscilar (caso o atraso nas portas seja idntico)

ou ter um comportamento no determinstico.
17 Outubro, 2000
14
Aulas 18-19
14
Flip-Flop RS com Controle

S
01
11
10
1
1
S + C
Q

C

R

R + C
R
Q (t 1)
SMBOLO FUNCIONAL
Q (t 1)
S ( t ). R (t )
R ( t ).Q (t )
Eranzini /1996
Desvantagem: tem configurao proibida nas

entradas.
17 Outubro, 2000
Aulas 18-19
15
FIGURA 7.5 - FLIP-FLOP SET-RESET COM CONTROLE
15
Flip-Flop RS com Controle

S C

R C 1

17 Outubro, 2000
16
Aulas 18-19
16
Carta/Diagrama de Tempos
C
Repouso na
clula bsica
S C
C 1
R C

Funciona
como flip-flop
RS positivo
Desvantagem: quando C = 1, ainda tem configurao

proibida nas entradas.
17 Outubro, 2000
Aulas 18-19
17
Eranzini / 1996
FIGURA 7.6 - CARTA DE TEMPOS - FLIP-FLOP R-S-C

17
17 Outubro, 2000
Aulas 18-19
18
18
3
3
Flip-Flop D Sensvel a Nvel
0 C D
A = D + C
Repouso na
C D 1 clula bsica
Q
D
D 1 Q 1
D 0 Q 0
Copia D em Q
A C D
C 1
B C D
B = D + C
D
SMBOLO FUNCIONAL
Desvantagem: Embora no exista mais configurao

proibida nas entradas, no se consegue armazenar um
valor preciso de D caso este se altere quando C = 1
Eranzini / 1996
FIGURA 7.7 - D-LATCH
17 Outubro, 2000
Aulas 18-19
19
19
17 Outubro, 2000
Aulas 18-19
20
20
Flip-Flop J-K
C
1
2
Atrasos:
Porta 1 :
C

Porta 2:
1
2
Q
etc
B
Observar que os valores de D presentes nos instantes 1 , 2 , e 3,

ficam armazenados na sada at o nvel de C voltar a ser UM.
Eranzini / 1996
Eranzini / 1996
FIGURA 7.8 - CARTA DE TEMPOS - D LATCH

17 Outubro, 2000
Aulas 18-19
FIGURA 7.10 - FLIP-FLOP J-K
21
21
Flip-Flop J-K
Q (t 1)

C 1

A.Q

mas
A
B
Q (t 1)

A.BQ

A BQ
22
22
Q(t)
Q(t+1) Observao
0
0
0
0
0
1
0
1
MANTM
0
0
1
1
0
1
0
0
RESET
1
1
0
0
0
1
1
1
SET
1
1
1
1
0
1
1
0
INVERTE
J Q(t )

Aulas 18-19
Flip-Flop J-K
K Q (t )

J Q (t ) K Q (t )

17 Outubro, 2000
B 1
17 Outubro, 2000
Aulas 18-19
Repouso na
clula bsica
23
23
17 Outubro, 2000
Aulas 18-19
24
24
4
4
Flip-Flop J-K Mestre- Escravo
Flip-Flop J-K
Aparentemente, no existe configurao
proibida nas entradas, j que se J = K = 1, o flipflop muda de estado
Q
1
J
No entanto, se o sinal C se mantiver no nvel 1

durante um tempo maior do que o tempo de
propagao 1 + 3 + 4 (ou 2 + 3 + 4 ), o
flip -flop ir novamente mudar de estado!
Q
2
FLIP
FLOP
MESTRE
FLIP
FLOP
ESCRAVO
Q
1
Q
2
CONTROLE
Desvantagem: no existem valores proibidos de J

e K desde que a largura do pulso do sinal C seja
suficientemente estreita
17 Outubro, 2000
Aulas 18-19
25
Eranzini / 1996
FIGURA 7.11 - DIAGRAMA EM BLOCOS - MESTRE-ESCRAVO

25
17 Outubro, 2000
Aulas 18-19
26
26
Flip Flop J-K Mestre- Escravo

J
Q
1
C 1
Mestre Ativo
Escravo Inativo
Variaes de J e K
alteram Q1 e Q1
Mestre Inativo
Escravo Ativo
Q
1
Q1 e Q1 no se alteram e
Q2 e Q2 assumam valores
que dependem de Q1 e Q1
Q
MESTRE
ESCRAVO
Eranzini / 1996
No existem mais configuraes proibidas nas entradas.

FIGURA 7.13 - FLIP-FLOP J-K MESTRE-ESCRAVO
17 Outubro, 2000
Aulas 18-19
27
27
Flip-Flops Sensveis Borda
Em todas as solues apresentadas,a

informao a ser armazenada no flip-flop
deve permanecer constante durante o
intervalo de atuao do sinal de controle.
17 Outubro, 2000
Aulas 18-19
28
28
Borda: o instante em que um sinal digital

muda de nvel lgico.
Borda de subida (): muda de 0 para 1
Borda de descida (): muda de 1 para 0
O ideal estabelecer um instante preciso para

armazenar a informao.
Aulas 18-19
Flip-Flops Sensveis Borda
17 Outubro, 2000
29
O sinal de controle chamado de clock

(relgio), e geralmente consiste num sinal
peridico, cuja frequncia muito maior que
as frequncias envolvidas no circuito
17 Outubro, 2000
Aulas 18-19
30
5
5
Flip-Flop D Sensvel Borda de Subida
CLOCK
Pode-se utilizar o esquema mestreescravo para se obter um flip-flop tipo D

sensvel borda:
utilizam-se dois flip-flops tipo D sensveis

a nvel
o estgio mestre atua quando clock = 0
o estgio escravo atua quando clock = 1
t+1
CLOCK
Q(t +1) = D(t)
t
Eranzini / 1996
FIGURA 7.14 - SADA DE UM FLIP-FLOP TIPO D

17 Outubro, 2000
Aulas 18-19
31
17 Outubro, 2000
Aulas 18-19
32
32
CLOCK
D1
Q1
D
C1
D2
D
C2
Q2
= D
clock
Observar que, pelo fato do atraso do NOT < atraso do flip-flop, no instante em que C
a entrada D
ainda est com o valor anterior.
2
: 1
2
0,
Eranzini / 1996
17 Outubro, 2000
33
Aulas 18-19
FIGURA 7.15 - FLIP-FLOP TIPO D SENSVEL BORDA DE SUBIDA
33
S

2
CLOCK
Q

>C
Q

Q
Q
>C
Eranzini / 1996
Q
Q
FIGURA 7.16 - CIRCUITO DO FLIP-FLOP TIPO D, SENSVEL BORDA

DE SUBIDA
17 Outubro, 2000
Aulas 18-19
34
34
D(t)
0
1
D(t+1)
0
1
D(t)
0
1
D(t+1)
0
1
t+1
t
clock
17 Outubro, 2000
Representao de Flip-Flops
Sensveis Borda
Aulas 18-19
35
35
17 Outubro, 2000
Aulas 18-19
t
clock t+1
36
36
6
6
(1)
Observaes
(2)
(3)
(4)
(5)
(6)
CLOCK
SET
DADO
DADO
Nos flip-flops sensveis borda,

comum introduzir entradas do tipo setreset assncronas, que atuam sobre a
sada independentemente do sinal do
clock.
Tais entradas servem para impor
condies iniciais aos flip-flops
17 Outubro, 2000
Aulas 18-19
37
S
D
SET
CLOCK
Q
R
RESET
RESET
Borda (1) : CLOCK no atua pois SET acionado

Bordas (2) e (6) : CLOCK no atua pois RESET acionado
Eranzini / 1996
FIGURA 7.17 - ENTRADAS DE SET-RESET ASSNCRONAS
37
17 Outubro, 2000
Aulas 18-19
38
38
Bibliografia
[1] Edith Ranzini e Edson Fregni, Notas de Aula de
PCS-214, Parte 2, Captulo 7, Outubro de 1999.
17 Outubro, 2000
Aulas 18-19
39
7
7

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verso: 1.0 (outubro 2000)

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zi(t) = fi(x1(t), x1(t-1), x1(t-2), ..., x2(t), x2(t-1),..., x3(t),

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Para guardar os valores passados das

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Os circuitos bsicos que implementam a

Existem diversos tipos de flip-flops,

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O circuito lembraa ltima entrada que

pode oscilar (caso o atraso nas portas seja idntico)

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Desvantagem: tem configurao proibida nas

FIGURA 7.4 - FLIP-FLOP R-S POSITIVO

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Gomi, Reali, Sato e Sichman

Q(t) Q(t+1) Observao

Gomi, Reali, Sato e Sichman

O circuito lembraa ltima entrada que

Gomi, Reali, Sato e Sichman

pode oscilar (caso o atraso nas portas seja idntico)

Flip-Flop RS com Controle

Desvantagem: tem configurao proibida nas

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FIGURA 7.5 - FLIP-FLOP SET-RESET COM CONTROLE

Flip-Flop RS com Controle

Gomi, Reali, Sato e Sichman

Desvantagem: quando C = 1, ainda tem configurao

FIGURA 7.6 - CARTA DE TEMPOS - FLIP-FLOP R-S-C

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Flip-Flop D Sensvel a Nvel

Flip-Flop D Sensvel a Nvel

Desvantagem: Embora no exista mais configurao

FIGURA 7.7 - D-LATCH

Gomi, Reali, Sato e Sichman

Gomi, Reali, Sato e Sichman

Observar que os valores de D presentes nos instantes 1 , 2 , e 3,

FIGURA 7.8 - CARTA DE TEMPOS - D LATCH

Flip-Flop D Sensvel a Nvel

FIGURA 7.10 - FLIP-FLOP J-K

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Gomi, Reali, Sato e Sichman

Gomi, Reali, Sato e Sichman

Flip-Flop J-K Mestre- Escravo

No entanto, se o sinal C se mantiver no nvel 1

Desvantagem: no existem valores proibidos de J

FIGURA 7.11 - DIAGRAMA EM BLOCOS - MESTRE-ESCRAVO

Gomi, Reali, Sato e Sichman