1.

En este capitulo, haremos una introduccin a los sistemas lgicos digitales bsicos que se encuentran en
las aeronaves modernas.
2. Iniciaremos con una revisin a los diferentes tipos de compuertas lgicas, antes de explorar su uso en las
aplicaciones tpicas en las aeronaves.
3. El captulo tambin ofrece, una visin general de los sistemas de codificacin y los configuraciones
lgicas que se utilizan, para generar y convertir los cdigos que se utilizan para representar datos
numricos.
4. El captulo ofrece una introduccin, a los sistemas de bus de aeronaves y concluye con una breve
descripcin de la arquitectura y los componentes principales de los sistemas informticos simples.

COMPUERTAS LOGICAS
1. Los sistemas lgicos de las aeronaves, siguen los
mismos estndares que se utilizan en otras
aplicaciones electrnicas.
2. Particularmente utilizaremos, los smbolos lgicos
normados por la norma MIL/ANSI, los cuales son
invariablemente
utilizados
en
aplicaciones
electrnicas generales.
3. Los smbolos de compuertas lgicas mas comunes
de la Norma MIL/ANSI, y su tabla de verdad, son
mostrados en la Fig. 3.1.

BUFFERS
1. El buffer no afecta el estado lgico de una seal digital, si a la
entrada se aplica un 1 lgico a la salida se obtiene un 1 lgico.
2. El buffer es utilizado normalmente para proveer corriente extra ala
salida, pero tambin se pueden utilizar para regularizar los niveles
lgicos presentes en una interfaz.

INVERTER
1. Los inversores son utilizados para complementar el estado lgico, si
a la entrada se aplica un 1 lgico a la salida se obtiene un 0 lgico, y
viceversa.
2. Los inversores tambin proveen corriente extra, y como los buffer
tambin se utilizan para regularizar los niveles lgicos presentes a la
entrada y salida de los sistemas digitales.

COMPUERTA LOGICA AND (Y)

1. La compuerta AND producir un 1 lgico a la salida, si y solo si
todas las entradas tienen simultneamente un 1 lgico, cualquier
otra combinacin en las entradas da como resultado un 0 lgico.

COMPUERTA LOGICA OR (O)

1. La compuerta lgica OR producir un 1 lgico a la salida, siempre y
cuando una o mas entradas tengan un 1 lgico.
2. Ponindolo de otra manera, la compuerta OR debe producir un 0
lgico a la salida, si y solo si todas las entradas tienen
simultneamente un lgico 0.

COMPUERTA LOGICA NAND (Y NO)

1. La compuerta NAND (NOT-AND) producir un 0 lgico a la salida, si
y solo si todas las entradas tienen simultneamente un 1 lgico,
cualquier otra combinacin en las entradas da como resultado un 1
lgico.
2. Por lo tanto una compuerta NAND, no es otra cosa que una
compuerta AND la cual tiene su salida invertida. El circulo en la
salida denota la inversin de la misma.

COMPUERTA LOGICA NOR (O NO)

1. La compuerta lgica NOR (NOT-OR) producir un 1 lgico a la
salida, si y solo si todas las entradas tienen simultneamente un 0
lgico, cualquier otra combinacin produce un lgico 0 a la salida.
2. Por lo tanto la compuerta NOR es una compuerta OR con la salida
invertida. El circulo en la salida denota la inversin de la misma.

Compuerta Lgica OR exclusiva

1. La compuerta OR exclusiva producir un 1 lgico a la salida,
siempre y cuando, una de las entradas sea un logico1 y la otra sea
un lgico 0.
2. Y producir un lgico 0 a la salida, siempre y cuando ambas
entradas tengan un estado lgico igual. O sea que ambas sean
lgico 1 o ambas sean lgico 0.

Compuerta Lgica NOR exclusiva

1. La compuerta lgica NOR exclusiva, producir un 0 lgico a la
salida, siempre y cuando una de las entradas tenga un 1 lgico y la
otra tenga un lgico 0,
2. Por lo tanto la compuerta produce una salida lgico 1, siempre y
cuando ambas entradas tengan el mismo estado lgico, siendo
ambas lgico 1 o lgico 0.

Entradas y salidas invertidas

1. Antes dijimos que las compuertas NAND y NOR
tienen su salida invertida.
2. En
otras
palabras,
son
respectivamente
equivalentes a las compuertas AND y OR, teniendo
a la salida un inversor o compuerta NOT. Ver Fig.
3.2 a y b.
3. En los sistemas lgicos de las aeronaves, tienden a
mostrar compuertas lgicas con una o mas
entradas invertidas.
4. En la Fig. 3.2 c, una compuerta AND se muestra
con una entrada invertida, lo que equivale a
conectar una compuerta NOT a una entrada de la
compuerta AND.
5. En la Fig. 3.2 d se muestra una compuerta OR con
una entrada invertida, lo que equivale a conectar
una compuerta NOT a una de las entradas.

Entradas y salidas invertidas cont.

1. En la Fig. 3.2 e, se muestra una compuerta AND con las dos entradas invertidas, sta es equivalente a una
compuerta NOR de dos entradas.
2. En la Fig. 3.2 f, se muestra una compuerta OR con ambas entradas invertidas, la cual seria equivalente a
una compuerta NAND de dos entradas.

HIGHLIGHTS
1. Los circuitos lgicos implican seales, que slo pueden existir en uno de dos estados mutuamente
exclusivos.
2. Estos dos estados se indican con 1 y 0, on' o 'off', 'alto' y 'bajo', cerradas y "abiertas", etc.

SISTEMAS LOGICOS COMBINACIONALES

1. Mediante el uso de una gama estndar de niveles lgicos, (es
decir, utilizando niveles de tensin para representar la lgica 1 y
la lgica 0) los circuitos lgicos pueden combinarse entre s con
el fin de resolver las funciones lgicas ms complejas.
2. A modo de ejemplo, supongamos que se necesita construir un
circuito lgico, que producir un 1 lgico a la salida cuando dos
o ms de sus tres entradas son 1 lgico.
3. Este circuito se conoce como un circuito de mayora de votos, y
su tabla de verdad se muestra en la Fig. 3.3.
4. La figura 3.4, muestra el circuito lgico necesario para satisfacer
la tabla de verdad.

LA LGICA DE ADVERTENCIA DEL

TREN DE ATERRIZAJE
1. Ahora miremos un ejemplo mas practico del uso de la
lgica en un sistema tpico de una aeronave. Ver Fig.
3.5.
2. Las entradas para este sistema lgico consiste de 5
switches, que detectan si esta o no esta abierta las
compuertas respectivas del tren de aterrizaje.
3. Las salidas del sistema lgico, son utilizadas para
manejar 6 indicadores de advertencia, 5 de estos
estn localizados en el Overhead Panel y muestran
que la puerta (o puertas) se quedo abierta, mientras
que un indicador situado en el panel de instrumentos
del piloto, proporciona una advertencia de puertas de
tren de aterrizaje principal.
4. Tambin se provee de un switch, con el fin de activar
o desactivar los indicadores de advertencia de las 5
puertas.

LA LGICA DE ADVERTENCIA
DEL TREN DE ATERRIZAJE
1. El modulo primario del sistema lgico de
aviso del tren de aterrizaje, consiste de los
siguientes dispositivos integrados:
A1 Fuente de alimentacin regulada para
alimentar A5.
A2 Fuente de alimentacin regulada para
alimentar A7 y A11.
A5 Modulo de 10 compuertas NOT.
A7 Modulo de compuerta NAND de 5
entradas.
A11 Modulo de 6 compuertas NOT.
2. Notemos que la alimentacin de A1 y A2, se
derivan de la bus de DC esencial, la cual es de
28 VDC y es mantenida en el caso de falla
elctrica en el avin, tambin notemos que los
indicadores son active-low, o sea que necesitan
un lgico 0 para encenderse.

DISPOSITIVOS MONOESTABLES
1. Los dispositivos monoestable (o de disparo nico), nos proporcionan un medio para generar retardos de
tiempo muy precisos.
2. Estos retardos son importantes en muchas aplicaciones de lgica, donde los estados lgicos no son
estticos, sino que cambian con el tiempo.
3. La accin de un dispositivo monoestable es muy simple, su salida es inicialmente un lgico 0 hasta que
ocurra un cambio de estado en su entrada de trigger. El cambio de nivel puede ser de 0 a 1 (trigger de
borde positivo) o 1-0 (trigger de borde negativo).
4. Inmediatamente que llega el impulso de trigger, la salida del dispositivo monoestable cambia a estado
lgico 1.
5. La salida permanece entonces en 1 lgico durante un perodo predeterminado antes de volver a la
lgica 0.

LOGICA DE ARRANQUE EN UN APU

1. Un ejemplo del uso de dispositivo monoestable, es mostrado en la lgica de arranque de un APU
mostrada en la Fig. 3.9.
2. La estructura tiene 3 entradas APU START, APU SHOTDOWN y APU RUNNING, adems tiene una salida
APU STARTER MOTOR.
3. Todas las entradas son active-high, o sea que se produce un lgico 1, cuando el piloto opera el switch de
APU START o cualquiera de los mencionados.
4. La salida del circuito lgico del APU es lgica 1, con el fin de aplicar energa al motor de arranque a
travs de un solenoide.

LOGICA DE ARRANQUE EN UN APU

Veamos algunas cosas referente al circuito:
1. Cuando el APU arranca, necesitamos que el motor de
arranque se desenganche automticamente, o sea que
necesitamos que la salida se inactive. (Un 0 lgico).
2. En el caso que el APU no arranque, el starter girara
continuamente, lo que provocara descargar la batera,
Debido a esto necesitamos hacer girar el starter un periodo
razonable, en este caso 60 segundos. Los 60 segundos
son provedos, por un dispositivo monoestable con trigger
de borde positivo, el cual es iniciado cuando se genera la
seal APU START.
3. El piloto solamente debe presionar momentneamente el
switch APU START, sin embargo se debe mantener esta
condicin hasta que el APU arranque o se agoten los 60
segundos. Esto lo logramos, combinando la seal de APU
START y la seal de salida en la entrada de una compuerta
OR.
4. Tambin debemos proveer al circuito, de una seal que el
piloto pueda usar para apagar el APU, ya sea porque estn
disponibles los motores o una condicin de falla.

1. Para entender la lgica de arranque del APU, usaremos 1 y 0 para entender la condicin lgica en cada
punto del circuito.
2. Veamos la Figura (a), el APU esta en vuelo normal y no esta girando, en esta condicin los motores esta
proporcionando energa al avin.

1. En la Fig. (b), el piloto presiona el switch APU START, en este momento es disparado el monoestable, y las
salidas de las compuertas OR y AND van a 1 lgico, lo que produce una seal APU STARTER MOTOR.

1. En la Fig. (c), se elimina la seal START APU pero la salida de la compuerta AND se mantiene en 1 lgico,
retroalimentando su lgico 1 a travs de la puerta OR.
2. El monoestable permanece activado y sigue produciendo una salida lgica 1, por un perodo de 60
segundos.

1. En la Fig. (d), el APU esta girando y la seal APU RUNNING va a lgico 1 para cumplir con la condicin
presente.
2. Esto provoca que la salida de la puerta AND vaya a un lgico 0, y la seal APU STARTER se desactive. Por
consiguiente, el motor de arranque se desacopla.

1. En la Fig. (e), ha fallado el arranque del APU durante los 60 segundos del monoestable,
2. En la condicin de cumplirse los 60 segundos, la salida de la compuerta AND pasa a la lgica 0 y la seal
de APU STARTER MOTOR se desactiva.
3. El sistema se reinicia y pasa a esperar que el piloto opere el botn START APU, para realizar un nuevo
proceso de arranque.

DISPOSITIVOS BIESTABLES
1. Un dispositivo biestable, es un circuito lgico que es capaz de recordar un estado lgico transitorio, como
una pulsacin de tecla o una condicin de sobrecarga momentnea. La salida de un circuito biestable tiene
dos estados estables (lgica 0 o lgica 1).
2. Una vez iniciado (SET) en uno u otro de estos estados, la salida de un biestable se mantendr en un nivel
lgico determinado durante un perodo indefinido hasta que se reinicie (RESET).
3. As, un biestable se comporta como una forma simple de memoria, ya que permanece enganchado en su
estado (ya sea SET o RESET) hasta que se le aplica una seal con el fin de cambiar su estado (o hasta que
se retire la tensin).

DISPOSITIVOS BIESTABLES cont.

1. La forma mas simple de dispositivo biestable es el R-S
BIESTABLE, el cual tiene 2 entradas una SET y otra RESET, y
salidas complementarias Q y /Q.
2. Cuando se aplica un 1 lgico a la entrada SET, debe aparecer y
mantener un 1 lgico en la salida Q, cuando se aplica un lgico 1
a la entrada RESET, debe aparecer y mantener un 0 lgico a la
salida Q.
3. En cualquier caso, el biestable permanece en su estado SET o
RESET, hasta que se aplique una entrada que pueda cambiar el
estado.
4. En la Fig. 3.12, se muestra dos biestables R-S basados en
compuertas lgicas NAND y NOR.

DISPOSITIVOS BIESTABLES cont.

1. Desafortunadamente los biestables a bese de compuertas lgicas, presentan ciertos contratiempos,
considerando lo que pueda suceder si se aplica simultneamente un 1 lgico en la entrada SET y RESET.
2. Debido a esto se han diseado formas mas practicas de biestables, tales como el biestable tipo D y el J-K.
3. El biestable tipo D tiene 2 entradas, la D conocida como DATA o DELAY y CLK conocida como CLOCK.
4. La entrada DATA 1 o 0, es temporizada (clocked) dentro del biestable, de tal manera que el estado lgico de la
salida cambie solamente cuando el CLOCK cambie de estado. Esta operacin se conoce como sincrnica.
5. Entradas adicionales, las cuales deben ser invariablemente active-low, son utilizadas para SET o RESET el
biestable, estas son llamadas usualmente PRESET (PR) y CLEAR (CLR).
6. En el biestable D, ambas se utilizan como memoria simple (Latches) y como divisores binarios.

DISPOSITIVOS BIESTABLES
cont.
1. Los biestables J-K tienen 2 entradas temporizadas
llamadas J y K, 2 entradas directas PRESET y
CLEAR, una entrada CLOCK y dos salidas
complementarias Q y /Q.
2. Como en los biestables R-S, las salidas se
complementan o sea que cuando una es lgico 1,
la otra es lgico 0.
3. Similarmente las entradas PRESET y CLEAR son
invariablemente active-low, o sea que un lgico 0
en la entrada PRESET produce un 1 lgico en la
salida Q, de otra manera un lgico 0 en la entrada
CLEAR produce un 0 lgico en la salida Q.
4. El biestable J-K es mas sofisticado y flexible que
los dems, y puede ser configurado de varias
formas, como divisor binario, shift register y
Latches.

DECODIFICADORES
1. Una variedad de diferentes esquemas de codificacin,
son utilizados para representar datos numricos en los
sistemas avinicos.
2. Estos incluyen el binario (mas correctamente conocido
como binario natural), decimal codificado binario
(BCD), cdigo de Gray (Gray code), Octal (base 8) y
Hexadecimal (base 16), Ver Fig. 3.17.

DECODIFICADORES
1. El cdigo BCD, utiliza 4 dgitos para representar
cada carcter numrico, por ejemplo el numero
decimal 11 es representado por 00010001 o sea
10001 omitiendo los tres primeros ceros.
2. El cdigo Gray es muy importante, debido a que
solamente un digito cambia ala vez, esta
propiedad ayuda con la correccin de errores.
3. Ntese tambin, cmo los tres bits menos
significativos, de cada nmero convertido a cdigo
Gray, se refleja despus de un conteo decimal de
siete.
4. Debido a esto, el cdigo Gray es a menudo
referido como un cdigo reflejado.

DECODIFICADORES
1. Los decodificadores, son utilizados para convertir
informacin desde un sistema numrico a otro, como de
binario a octal o binario a decimal.
2. Un decodificador sencillo de 2 a 4 lneas es mostrado en
la Fig. 3.18, esta representacin tiene 2 entradas A y B, y
4 salidas Y0, Y1, Y2 y Y3.
3. El cdigo binario que aparece en A y B, se decodifica en
uno de los cuatro estados posibles, y la correspondiente
salida aparece en las cuatro lneas de salida con Y3
siendo la ms significativa.
4. Debido a que los decodificadores de 2 a 4 y 3 a 8 lneas,
se utilizan comnmente como decodificadores de
direccin en sistemas informticos (donde la memoria y
los dispositivos de I/O estn invariablemente activados
por un 0 lgico en lugar de un 1 lgico), las salidas son
active-low, como se indica por los crculos en los
diagramas lgicos.

DECODIFICADORES
1. El circuito lgico interno de un decodificador de 2 a 4 lneas se muestra en la Fig. 3.19.
2.

Este circuito usa 2 inversores y 4 compuertas NAND de 2 entradas, las cuatro salidas son active-low; o sea que:
Y0 es 0 cuando A y B son lgico 0,
Y1 es 0 cuando A es lgico 0 y B es lgico 1,
Y2 es 0 cuando A es lgico 1 y B es lgico 0 y
Y3 es 0 cuando A y B son lgico 1.

PROBLEMA
1. La Fig. 3.20 muestra un circuito lgico simple que realiza conversin de binario natural a cdigo Gray y
viceversa.
2. Construya una tabla de verdad para cada circuito y utilcela para comprobar la operacin de cada uno.

INTERFACE GILLHAM Y CODIGO GILLHAM

1. Antiguamente los codificadores de altura, eran dispositivos mecnicos integrados dentro de los altmetros
baromtricos y Air data computers anlogos para enviar la seal de altura a los transponders.
2. La salida elctrica era una bus paralela de 10 bits, aunque en implementaciones mas modernas se utilizo una
bus de 11 bits expandida.
3. Para asegurarse que en la bus, cambie solamente un bit en cada transicin de altura, la misma es
representada en forma de cdigo Gray y no en cdigo binario natural.
4. La interface requerida para realizar esta operacin, es comnmente conocida como interface Gillham y como
resultado el cdigo de altura que produce (opera en incrementos de 100 pies), se conoce como cdigo
Gillham.

RELEVANTE DE MANTENIMIENTO
1. Desafortunadamente, ha habido por lo menos un caso en que el fallo de una lnea de datos en una interfaz
Gillham, ha generado datos de altitud errnea que ha causado una falla en el TCAS, lo cual guio a una
aeronave a un peligro de colisin.
2. Por lo tanto, ahora es un requisito obligatorio probar y verificar el funcionamiento, de los sistemas basados en
Gillham.
3. Adems, el uso de interfaces de cdigo Gillham esta siendo sustituido por sistemas de interfaces digitales
ms modernas.

CODIFICADORES
1. Los codificadores, realizan la funcin inversa de los decodificadores, en otra palabras ellos aceptan un
numero de entradas y generan un cdigo binario, correspondiente al estado de las entradas.
2. Algunas aplicaciones tpicas de los codificadores incluyen, generar un cdigo binario a partir del estado de un
teclado, o generar un cdigo BCD desde un switch rotativo de dcada (10 posiciones).
3. Una forma particularmente til de un codificador es que puede determinar la prioridad de sus entradas, en
este caso se conoce como codificador de prioridades, y sus entradas estn ordenadas en orden de
prioridad desde la mas baja hasta la mas alta.
4. Si mas de 1 entrada se activa, se codifica la entrada de mayor prioridad y su cdigo binario correspondiente
aparece a la salida, el estado de la otra entrada ser ignorado.

MULTIPLEXERS
1. Igual que los codificadores, los multiplexers tiene muchas entradas, a diferencia de los codificadores los
multiplexers tienen una sola salida.
2. Los multiplexers, nos proveen un medio para seleccionar los datos de una fuente de muchas posibles,
debido a esto se conocen como selectores de datos (data selectors).
3. Un sencillo multiplexer de dos vas, se muestra en la Fig. (a), el cual es equivalente a un switch simple polo
doble tiro (SPDT).

MULTIPLEXERS cont. .
1. Un multiplexer dual de dos vas, se muestra en la Fig. (b), el cual realiza la misma funcin que el anterior,
pero la seal de control selecciona dos circuitos independientes.

MULTIPLEXERS cont. .
1. Un multiplexer sencillo de cuatro vas, se muestra en la Fig. (b), notemos que se requieren dos seales de
control A y B, para poner el switch en sus 4 diferentes estados.

MULTIPLEXERS cont. .
1. En las siguientes figuras mostramos diagramas en bloque de multiplexers de 2 a 1 y de 4 a 1.

SISTEMAS DE DATA BUS EN LAS AERONAVES

1. Los sistemas de data buses, permite que una gran variedad de equipos avinicos, puedan comunicarse
entre si e intercambiar datos.
2. Los mismos pueden ser unidireccional (una va) o bidireccional (dos vas) como se muestra en la Fig. 3.28.
3. Tambin pueden ser serial (transmite un bit de data a la vez) o paralela (cuando transmite 8, 16, o 32 bits
de data como grupo, en las lneas de datos al mismo tiempo).

SISTEMAS DE DATA BUS EN LAS AERONAVES

1. Debido a las limitaciones impuestas por la longitud del conductor y el peso, todos los sistemas de bus
prcticos en los aviones modernos, se basan en la transferencia de datos en serie (en lugar de en paralelo).
2. Los sistemas de bus, proporcionan un medio eficiente de intercambio de datos entre los diversos sistemas de
avinica que se encuentran en un avin moderno (vase Fig. 3.29).
3. Las unidades reemplazables en lnea (LRU), tales como la engine data interface o las de flap/slats
electronics units, estn conectadas al bus por medio de un bus coupler y serial interface module (no se
muestra en la fig. 3.29).
4. Dentro de la LRU, los sistemas lgicos y microprocesadores digitales que procesan datos a nivel local, cada
uno hace uso de su propio sistema de buses locales.
5. Estos sistemas de buses local, utilizan transferencia de datos en paralelo, lo cual es ideal para transferir
grandes cantidades de datos fcilmente, pero solamente a distancias cortas.

SISTEMAS DE DATA BUS EN LAS AERONAVES

HIGHLIGHTS
1. Los aviones modernos utilizan sistemas de bus redundantes para intercambiar data, entre los distintos
sistemas y subsistemas avinicos.
2. Estos sistemas de buses utilizan serial data transfer, debido a que minimiza el tamao y peso del cableado
en el avin.

PRINCIPIOS DE BUSES SERIAL

1. Un sistema simple para serial data transfer entre 2 LRU, cada una de las cuales comprende un sistema de
avinica en si misma, ver Fig. 3.30.
2. Cuando el dato de la LRU es transferido internamente por medio de parallel data bus (8, 16, 32 o 64 bits de
ancho).

3. Sin embargo el enlace entre las LRUs, se realiza utilizando un cable sencillo serial (2, 4, o 6 alambres).

1. La conversin de datos de paralelo a serie y

serie a paralelo se lleva a cabo por una bus
interface (a menudo esto es una sola tarjeta o
mdulo dentro de la LRU).
2. La data a transmitir puede ser sncrona (con
seales de reloj generadas localmente en cada
LRU) o puede ser asincrnica (es decir auto
sincronizable).
3. El sistema mostrado en la figura 3.30, tiene
limitaciones obvias debido a que la data
solamente puede ser intercambiada entre dos
unidades, en la practica se necesita compartir la
data entre muchas LRU y unidades de avinicas.
4. Esto se puede conseguir con un sistema de bus
mostrado en la Fig. 3.31.

1. En este sistema, la data es transferida usando

shielded twisted pair (STP) bus cable, con un numero
de coupler panels los cuales son ubicados en puntos
apropiados en el avin (flight deck, avionics bay etc.).
Cada coupler permite la conexin de varias unidades
de avinicas, por medio de cable.
2. Para optimizar la velocidad de transferencia y
minimizar los problemas, los cables deben ser
conectados en sus extremos utilizando una terminal
bus compensada.
3. Los bus couplers pueden ser unidades voltage mode
o current mode, dependiendo si el dispositivo es
sensible a la corriente o al voltaje.
4. Dentro de cada LRU o unidad de avinica, hay una
interface que realiza la conversin requerida ya sea
serie a paralelo o paralelo a serie, como se muestra
en la Fig. 3.32.

ARINC 429
1. La data bus ARINC 429, ha probado ser una de la mas popular bus utilizada en aeronaves comerciales, la
especificacin ARINC 429 define las caractersticas elctricas y de data, as como los protocolos utilizados.
2. ARINC 429 emplea una bus estndar de data unidireccional, conocida como Digital Information Transfer
System (DITS) Mark 33.
3. El mensaje es transmitido en paquetes de 32 bits, a una velocidad de 12.5 o 100 kilobits por segundo,
conocida como velocidad baja y alta respectivamente.
4. Debido a que la bus es unidireccional, se necesitan puertos separados, acopladores y cables para que un
LRU pueda ser capaz de transmitir y recibir datos.
5. Se debe en cuenta, que se requiere un gran nmero de conexiones en una aeronave que use sistemas de
avinica sofisticados.

ARINC 429
1. ARINC 429, ha sido instalada en una amplia variedad de aeronaves de transporte comercial, como Airbus
A310/ A320 y A330/A340; Boeing 727, 737, 747, 757, y 767; y McDonnell Douglas MD-11.
2. Aviones mas modernos como el B-777 y A-380, utilizan bus con especificaciones significativamente
mejoradas, esto con el fin de reducir peso y tamao del cableado y facilitar una velocidad de transferencia de
datos mas alta que la que ofrece ARINC 429.
3. A pesar que la tendencia es usar bus bidireccionales ms rpidas, la norma ARINC 429 ha demostrado ser
altamente fiable y por lo que es probable que se mantenga en servicio durante muchos aos por venir.
4. ARINC 429 es una bus diferencial de dos cables, la cual puede conectar un transmisor simple a uno o mas
receptores, el termino diferencial simplemente significa que ninguno de los 2 cables separados esta
conectado a tierra, ya que ambos llevan seales de voltaje pero de polaridad opuesta.
5. Esto garantiza inmunidad al ruido, el cual aparece como una seal que se induce en ambos conductores.

ARINC 429
1. Estn disponibles 2 velocidades de bus, 12.5 kbps
y 100 kbps, la data bus utiliza dos cables de seal
para transmitir una palabra de 32 bits.
2. La transmisin de palabras secuenciales es
separada por al menos un tiempo nulo (NULL) de 4
bits o sea de cero voltaje. Esto elimina la necesidad
de una seal de clock por separado y convierte al
sistema en auto temporizado (self clocking).
3. Las caractersticas estndar de ARINC 429 son las
siguientes:

ARINC 429
1. Es importante notar que el voltaje recibido en una serial bus, depende de la longitud de lnea y el nmero de
receptores conectados al bus.
2. Con ARINC 429, no ms de 20 receptores pueden estar conectados a un solo bus. Dado que cada bus es
unidireccional, un sistema necesita tener su propio bus de transmisin si se requiere responder o enviar
mensajes.
3. Por lo tanto, para lograr transferencia de datos bidireccional, es necesario tener dos conexiones de bus
separado.
4. Como puede haber varios transmisores en un par de cables trenzados, ARINC 429 utiliza simple, protocolo
de punto a punto.
5. El transmisor est enviando continuamente palabras de datos de 32 bits o si se coloca en el estado NULL.
6. Tenga en cuenta que a pesar de que slo puede haber un receptor en un cable de bus particular, la
especificacin ARINC soporta hasta 20.

ARINC 429
1. Existen en los aviones otros sistemas de bus ms rpidos y ms sofisticados, que Incluyen ARINC 629 que
soporta una velocidad de datos de 20 Mbps (20 veces ms rpido que ARINC 429), el sistema de Boeing
FDDI (Fiber Distributed Data Interface), y Ethernet de 10 Mbps.

COMPUTADORAS
1. Los aviones modernos utilizan sistemas de avinica cada vez ms sofisticados, que implican el uso de
sistemas de computo basados en microprocesadores.
2. Estos sistemas combinan hardware y software, y son capaces de procesar grandes cantidades de datos en un
tiempo muy pequeo.
3. Los componentes bsicos de un computador se muestran en la Fig. 3.33, los principales componentes son:

Central Processing Unit (CPU).

Una Memoria ( Read/Write Memory and Read Only Memory) RAM y ROM respectivamente.
Un medio para proveer entrada y salida ( un teclado y una pantalla)

COMPUTADORAS
1. En un sistema microprocesador, las funciones del CPU son realizadas por un circuito integrado de Very Large
Scale Integrated (VLSI). Este chip es equivalente a muchos miles de transistores individuales.
2. Las memorias RAM y ROM, tambin utilizan semiconductores, estrictamente hablando, ambos tipos de
memoria permiten Acceso aleatorio en lo que respecta a la ubicacin y recuperacin de cualquier dato, sin
importar su ubicacin dentro de la memoria.
3. A pesar de esto, el trmino 'RAM' se ha convertido en sinnimo de memoria a semiconductor de
lectura/escritura.
4. Los sistemas bsicos de un computador (CPU, RAM, ROM y I/O), se interconectan entre si utilizando un
sistema mltiples de conexiones conocidas como BUS, Ver Fig. 3.33 donde los diferentes buses son:

La Address bus usada para especificar la localizacin de las memorias.

La Data bus, en la cual los datos son transferidos entre los dispositivos.
La Control bus, la cual provee la seal de temporizacin y control a travs del sistema.

COMPUTADORAS
1. El nmero de lneas individuales presentes en la Address bus y la Data bus depende del microprocesador
utilizado.
2. Las seales en todas las lneas, no importa si son usados por la Address bus, la Data bus o la Control bus,
pueden estar en dos estados bsicos: lgico 0 (low) o la lgico 1 (high).
3. Las seales de Data y la Address estn representadas por nmeros binarios (una secuencia de 1 y 0), que
aparecen respectivamente en la Data bus y Address bus.
4. Algunos microprocesadores bsicos, que son diseados para aplicaciones de control e instrumentacin, tienen
una Data bus de 8 bit y una Address bus de 16 bit, los microprocesadores mas sofisticados pueden operar,
hasta con 64 o 128 bit al mismo tiempo.

COMPUTADORAS
1. El numero binario mas grande que puede aparecer en una Data bus de 8 bit, va a corresponder a una
condicin donde todas las lneas sean 1 lgico.
2. De esta manera, el valor mas grande que puede estar presente en la Data bus, sera el numero binario
11111111 o sea 225 decimal.
3. De manera similar, el valor mas grande que puede aparecer en una Address bus de 16 bit, sera
1111111111111111 o sea 65,535 decimal.
4. El rango total de Data y Address para un microprocesador sencillo de este tipo sera:

COMPUTADORAS
1. Finalmente, una seal de Clock
generada localmente, provee una
temporizacin de referencia para
controlar
la
transferencia
y
sincronizacin de la Data dentro del
sistema.
2. La seal de Clock usualmente
consiste, de una seal de un tren de
pulsos cuadrados de alta frecuencia,
derivada de un oscilador de precisin
controlado por cristal de cuarzo.

HIGHLIGTHS
1. Un sistema de computador, consiste de un Central Processing Unit (CPU), una Read Only Memory (ROM),
una Read/Write (Random Access) Memory, (RAM) y una o mas dispositivos de I/O.
2. Estos elementos estn interconectados entre ellos, utilizando un sistema de buses locales, que lo conforman
una Data Bus, una Address Bus y una Control Bus.
3. Dependiendo del tamao de la Data Bus interna, los sistemas de computadores de avinica usualmente
utilizan Data en grupos de 8, 16 o 32 bits.
4. Cuando esta Data es obtenida desde una Serial Data Bus, esta Data debe ser primero acoplada a una Bus
Paralelo interna, para facilitar su procesamiento.

MEMORIAS Y ALMACENAJE DE DATA

1. La Memoria ROM, dentro del sistema provee almacenamiento para el cdigo del programa, asi como
cualquier otra Data permanente que requiera almacenaje.
2. Toda esta Data es referida como Non Volatile Data, debido a que se mantiene intacto cuando el voltaje de
alimentacin es retirado.
3. La Memoria RAM, dentro del sistema provee almacenamiento para Data Transitoria y cualquier variable usada
por el programa.
4. Parte de la memoria RAM, tambin es utilizado por el microprocesador como un almacn temporal para la
data, mientras realiza sus tareas de procesamiento normales.
5. Es importante notar, que cualquier programa o data almacenada en la RAM, se perder cuando se retire el
voltaje de alimentacin.
6. La nica excepcin, es que en algunos casos se utiliza una pequea batera, como Battery Backed Memory
para retener data importante como la fecha y la hora.

MEMORIAS Y ALMACENAJE DE DATA

1. Cuando expresamos la cantidad de almacenaje que provee una memoria, usamos normalmente kilobytes
(Kbyte).
2. Es importante notar que un kilobyte de memoria es 1024 bytes (no 1000 bytes), la razn para escoger Kbyte
en vez de 1000 bytes es porque 1024 es mas cercana a una potencia de 2 o sea que 2 a la 10ma potencia es
igual a 1024.
3. La capacidad de una memoria ROM, es normalmente especificado en trminos de un rango de direccin y el
nmero de bits almacenados en cada direccin.
4. Por ejemplo, 2K X 8 (capacidad 2 Kbytes), 4K X 8 (capacidad 4 Kbytes), y as sucesivamente. Tengamos en
cuenta que no siempre es necesario (o conveniente), que todo el espacio de memoria de un computador debe
estar lleno de dispositivos de memoria.

HIGHLIGHTS
1. El trmino "acceso aleatorio, simplemente se refiere a un dispositivo de memoria, en la que los datos pueden ser
recuperados de todos los lugares, con la misma facilidad.
2. Esto es importante ya que nuestros programas a menudo implican mover bloques considerables de datos dentro y
fuera de la memoria.
3. Las cargas estticas espurias, pueden daar muy fcilmente los dispositivos sensibles a la esttica, tales como
microprocesadores y chips de memoria.
4. El dao se puede prevenir, adoptando procedimientos ESD adecuados, en las que por lo general implican el uso de
muequeras antiestticas al manipular circuitos integrados y tarjetas, as como el uso de empaque antiesttico
especial para el transporte y almacenamiento de los mismos.