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Presentada por
Directores de tesis:
Dr. Jorge Hugo Calleja Gjumlich
M.C. Miguel ngel Zapata Azarcoya
13 de Octubre de 2009
cenidet
Centro Nacional de Investigacin y Desarrollo Tecnolgico
Departamento de Ingeniera Electrnica
Presentada por
Directores de tesis:
Dr. Jorge Hugo Calleja Gjumlich
M.C. Miguel ngel Zapata Azarcoya
Jurado:
Dr. Jess Aguayo Alquicira Presidente
M.C. Jos Martn Gmez Lpez Secretario
Dr. Jorge Hugo Calleja Gjumlich Vocal
M.C. Miguel ngel Zapata Azarcoya Vocal Suplente
13 de Octubre de 2009
ii
ii
DEDICATORIAS
A Dios por darme siempre la fortaleza
y esperanza de seguir
hacia adelante.
A Valeria quien ha llegado a mi vida para
contagiarme su alegra y ser un
angelito que ilumina mi
camino con slo
sonreir.
ii
AGRADECIMIENTOS
A mi esposa por toda su comprensin, apoyo, paciencia y amor que me brindo durante
el estudio del posgrado, Gracias por llegar a la meta junto a m. Fabiola te amo !.
A mi padres, Salvador y Facunda, por confiar siempre en mi. Gracias por respaldarme
no solo en mis estudios e impulsarme para ser mejor cada da. Por siempre les estar
agradecido. Y a mis hermanos Lucy, Edgar y Rene a quienes les agradezco mucho por
alentarme a terminar este proyecto.
A los directores de tesis, el Dr. Jorge Hugo Calleja Gjumlich y el M.C. Miguel ngel
Zapata Azarcoya, gracias por permitirme participar con ustedes en este proyecto y por
compartir sus conocimientos conmigo.
A los revisores de tesis, el Dr. Jess Aguayo Alquicira. y el M.C. Jos Martn Gmez,
por su apoyo y el seguimiento que le dieron al tema de tesis, el cual enriquecieron con
sus comentarios y observaciones.
A mis compaeros Oscar, Betty, Noe, Samuel, Patricia, Juan, Edwing, Wendy, Fabiola,
Elena y Sal a quienes agradezco su amistad, confianza y todo su apoyo.
Al M.C. Israel Uribe Hernndez y el Ing. Sergio Manuel Torres Snchez por brindarme
su amistad, y su apoyo incondicional.
Al Instituto de Investigaciones Elctricas (IIE) por el apoyo econmico y todas las
facilidades otorgadas para realizar mis estudios de posgrado.
Al Dr. Edgar Robles Pimentel, gerente de la Gerencia de Equipos Elctricos del IIE,
gracias por impulsar mi crecimiento profesional.
Al Consejo Nacional de Ciencia y Tecnologa (CONACYT) por el apoyo econmico y la
oportunidad de realizar mis estudios de posgrado en el Centro Nacional de
Investigacin y Desarrollo Tecnolgico (CENIDET).
ii
RESUMEN
En este trabajo de tesis se presenta el diseo y la implementacin de un Modulador
PWM digital. El modulador tiene como objetivo gobernar el encendido y apagado de los
interruptores de un inversor multinivel. La implementacin del modulador se realiz
programando un FPGA (Field Programmable Gate Array). El lenguaje de programacin
utilizado fue LabVIEW (Laboratory Virtual Instrument Engineering Workbench).
La justificacin de utilizar una herramienta digital sofisticada como lo es el FPGA
se realiza, gracias a que sus caractersticas tcnicas como: la capacidad de ejecutar
operaciones aritmticas complejas en un tiempo muy corto y realizar diversas tareas en
paralelo, permiten que los proyectos de desarrollo tecnolgico con estos dispositivos
sean reconfigurables, confiables, compactos y muy eficientes.
La tcnica de modulacin seleccionada fue la de corrimientos de fase de
multiportadoras PSPWM (Phase Shifted Pulse Width Modulation). En esta tcnica al
realizar los corrimientos de fase entre portadoras se logra posicionar el rizo de la
tensin salida a una frecuencia mayor que la de conmutacin, lo que reduce el
contenido armnico de la tensin de manera significativa.
En cuanto a la seleccin de la topologa del inversor multinivel, esta se realiz con
base en el anlisis de las diversas topologas que actualmente predominan en las
aplicaciones de conversin de energa de corriente directa (CD) a corriente alterna
(CA). Algunos de los criterios empleados en la seleccin fueron: la complejidad de su
implementacin y el nmero de componentes que lo integran. Con base en el anlisis,
se decidi elegir la topologa denominada Inversor multinivel de puentes completos
conectados en cascada (Cascaded Full-Bridge Converter), ya que la conexin por
etapas permite tener un inversor modular, lo que facilita la sustitucin de elementos
ante una accin de mantenimiento, la topologa es tolerante a fallos ya que, ante una
falla de una etapa del inversor, el nivel de tensin de salida se reduce sin que el
inversor salga de operacin y ha sido implementada exitosamente en diversas
aplicaciones.
De manera que la integracin de una herramienta digital poderosa como el FPGA,
una tcnica de modulacin de alta prestaciones y una topologa multinivel con
caractersticas sobresalientes, permiti el desarrollo de un sistema eficiente para la
conversin de energa de CD a CA y, que se sugiere pueda ser utilizado en un sistema
de generacin elico.
ii
ABSTRACT
This thesis presents the design and implementation of a digital PWM modulator. The
modulator is intended to govern the on-off switches in a multilevel inverter. The
implementation of the modulator was made by programming an Field Programmable
Gate Array ((FPGA). Programming language used was Laboratory Virtual Instrument
Engineering Workbench (LabVIEW).
The justification for using a sophisticated digital tool as the FPGA is achieved,
thanks to its technical characteristics as the ability to perform complex arithmetic
operations in a very short time and perform various tasks in parallel, allow technological
development projects with these devices are reconfigurable, reliable, compact and very
efficient.
Regarding the selection of the multilevel inverter topology, this was done based on
the analysis of different topologies that currently dominate the energy conversion
applications of direct current (DC) to alternating current (AC). Some of the criteria used
for selection were: the complexity of its implementation and the number of components
in it. Based on the analysis, we decided to choose the topology called Cascade FullBridge Converter, because the connection in stages allows an investor modular, which
facilitates the replacement of elements to an action of maintenance, fault-tolerant
topology is because, with the failure of an inverter stage, the output voltage level is
reduced without the investor out of operation and successfully implemented in various
applications.
So the integration of a powerful digital tool as the FPGA, a modulation technique
for high performance and outstanding features multilevel topology, enabled the
development of an efficient system for converting DC power to AC and suggested can
be used in wind generation system.
ii
CONTENIDO
ndice de figuras.....iii
ndice de tablas...iv
Acrnimos.....v
Nomenclatura..vii
Captulo 1. Introduccin ............................................................................................... 1
1.1 Antecedentes ............................................................................................................ 1
1.2 Planteamiento del problema...................................................................................... 4
1.3 Revisin del estado del arte ...................................................................................... 4
1.4 Propuesta de solucin ............................................................................................... 6
1.5 Justificacin............................................................................................................... 7
1.6 Objetivos y metas...................................................................................................... 8
1.7 Alcances.................................................................................................................... 8
1.8 Beneficios.................................................................................................................. 9
1.9 Estructura del documento.......................................................................................... 9
1.10 Referencias ............................................................................................................. 9
Captulo 2. Fundamentos Tericos............................................................................ 13
2.1 Introduccin............................................................................................................. 13
2.2 Inversores multinivel................................................................................................ 13
2.3 Modulacin de Inversores multinivel ....................................................................... 17
2.3.1 Vectorial .......................................................................................... 18
2.3.2 Eliminacin selectiva de armnicos................................................. 19
2.3.3 Sinusoidal PWM .............................................................................. 19
2.4 Dispositivo FPGA .................................................................................................... 22
2.4.1 Bloque lgico configurable .............................................................. 24
2.4.2 Trayectorias de interconexin ......................................................... 26
2.4.3 Bloques de entrada/salida (I/O)....................................................... 27
2.4.4 Bloque de memoria ......................................................................... 28
2.4.5 Bloque de control de reloj................................................................ 29
2.5 Seleccin del FPGA.30
2.6 Referencias ............................................................................................................. 33
Captulo 3. Diseo e Implementacin ........................................................................ 37
3.1 Introduccin............................................................................................................. 37
3.2 Diseo del Modulador PWM.................................................................................... 37
3.2.1 Metodologa de diseo digital.......................................................... 38
3.3 Implementacin del diseo...................................................................................... 41
3.3.1 Lenguaje VHDL ............................................................................... 41
3.3.2 Lenguaje de programacin grfico .................................................. 42
3.3.3 Generador de seales..................................................................... 42
3.3.4 Control de fase ................................................................................ 45
3.3.5 Comparadores de seales .............................................................. 46
ii
ndice de figuras
Figura 1.1. Aerogenerador con convertidor esttico de potencia plena. ......................... 3
Figura 1.2. Sistema de generacin elico con inversor multinivel en cascada................ 7
Figura 1.3. Comparacin entre dispositivos C, DSP y FPGA. ....................................... 8
Figura 2.1. Esquema general de un inversor multinivel................................................. 14
Figura 2.2. Inversor multinivel en cascada conectado a un aerogenerador. ................. 17
Figura 2.3. Estructura principal de una fuente de tensin trifsica. ............................... 17
Figura 2.4. Clasificacin de las tcnicas de modulacin. .............................................. 18
Figura 2.5. Portadoras y Moduladora de PD. ................................................................ 20
Figura 2.6. Portadoras y Moduladora de POD. ............................................................. 21
Figura 2.7. Portadoras y Moduladora de APOD. ........................................................... 21
Figura 2.8. Portadoras y Moduladora de PSPWM......................................................... 22
Figura 2.9. Diagrama general de un FPGA. .................................................................. 23
Figura 2.10. Esquema general de un CLB. ................................................................... 24
Figura 2.11. Arreglo de slices en un CLB en un FPGA Xilinx........................................ 24
Figura 2.12. Recursos de los Slice de un FPGA de Xilinx............................................. 25
Figura 2.13. Interconexin de CLB en un FPGA Xilinx.................................................. 26
Figura 2.14. Bancos de I/O de un FPGA de Xilinx. ....................................................... 27
Figura 2.15. Memoria BRAM de un FPGA Spartan 3E. ................................................ 29
Figura 2.16. Diagrama a bloques de un DCM. .............................................................. 30
Figura 2.17. Resultados de 2009 Embedded Market Study........................................ 31
Figura 2.18. Tarjeta Spartan 3E de Xilinx...................................................................... 32
Figura 3.1. Diagrama a bloques del Modulador PWM................................................... 38
Figura 3.2. Ciclo de trabajo variable.............................................................................. 38
Figura 3.3 Diagrama de bloques de la metodologa del diseo digital. ......................... 39
Figura 3.4. Esquema general del Modulador PWM....................................................... 40
Figura 3.5. VI para generar una seal sinusoidal. ......................................................... 43
Figura 3.6. Configuracin de la tabla de la seal sinusoidal. ........................................ 44
Figura 3.7. VI para generar una seal triangular. .......................................................... 45
Figura 3.8. Configuracin de la tabla de la seal triangular. ......................................... 45
Figura 3.9. Control de fase de las seales. ................................................................... 46
Figura 3.10. Esquema general del comparador de seales. ......................................... 46
Figura 3.11. Programa completo del Modulador PWM.................................................. 47
Figura 3.12. Panel de control del Modulador PWM ....................................................... 49
Figura 4.1. Esquema general de la verificacin del modulador..53
Figura 4.2. Inversor multinivel en cascada trifsico....................................................... 54
Figura 4.3. Carga del inversor multinivel. ...................................................................... 55
Figura 4.4. Implementacin de la tcnica PSPWM. ...................................................... 55
Figura 4.5. Patrones PWM de los interruptores Q1, Q7 y Q13 ..................................... 56
iii
ndice de tablas
Tabla 2.1. Comparacin de inversores multinivel..15
Tabla 2.2. Interfaz I/O con diversos estndares....28
Tabla 3.1. Resumen de recursos utilizados48
Tabla 3.2. Distribucin de pines del FPGA.50
Tabla 4.1. Tensin eficaz entre fases..58
Tabla 4.2. THD de la tensin entre fases del inversor multinivel62
iv
Acrnimos
ADC
AMDEE
AMEE
ANES
APOD
ASIC
AVC
BRAM
CA
CCMLI
CD
CENIDET
CFE
CLB
CLK
CPLD
DAC
DCM
DDS
DF
DLL
DSP
EMI
ER
ESD
EEtimes
FCMLI
Flip-Flop
FPGA
GEF
HDL
HMI
HP
HSTL_I_18
IEEE
IGBT
IIE
IP
LabVIEW
LCD
Convertidor analgico-digital
Asociacin mexicana de energa elica
Asociacin mexicana de economa energtica
Asociacin de energa solar
Disposicin alterna opuesta de fase
Circuito Integrado de aplicacin especfica
Modulacin por cancelacin asimtrica de voltaje
Bloque de memoria de acceso aleatorio
Corriente alterna
Inversor multinivel de celdas en cascada
Corriente directa
Centro nacional de investigacin y desarrollo tecnolgico
Comisin federal de electricidad
Bloque lgico configurable
Seal de reloj
Dispositivos lgico programable complejo
Convertidor digital-analgico
Manejador digital del reloj
Sintetizador digital directo
Factor de distorsin
Controlador de retardo del reloj
Procesador digital de seales
Interferencia electromagntica
Energa renovable
Revista electrnica de diseo de sistemas embebidos
Revista electrnica de ingeniera electrnica
Inversor multinivel de capacitores flotados
Biestables sncronos
Arreglo de compuertas programables en campo
Fondo para el medio ambiente mundial
Lenguaje de descripcin de hardware
Interfaz hombre - mquina
Caballos de fuerza
Tecnologa de alta velocidad de transmisin a 1.5 V
Instituto de ingenieros electrnicos y elctricos
Transistor bipolar de compuerta aislada
Instituto de investigaciones elctricas
Propiedad intelectual
Paquete computacional que utiliza para programar lenguaje grfico
Pantalla de cristal lquido
v
LUT
LVCMOS12
LVCMOS15
LVCMOS18
LVCMOS25
LVCMOS33
LVTTL
Mdb
MEM
Mf
MOSFET
NPC
NPCMLI
NREL
PC33_3
PCI66_3
PD
PDM
PEBB
PEMEX
PFC
PI
PLD
PMSM
POD
PS
PWM
ROM
RST
RTL
SENER
SHE-PWM
SPWM
SRAM
SSTL18_I
SSTL2_I
STATCOM
STATUS
SVM
THD
USB
VCA
VCD
VHDL
VI
ZCS
Nomenclatura
m
mf
C
Pmax
Q
RL
Va
Vin
Vab
Vbc
Vca
Vcd
Vo
Vcco
VRMS
VREF
vii
viii
Captulo 1. Introduccin
1.1 Antecedentes
Hoy en da, la diversificacin energtica para el desarrollo sustentable es un tema que
ocupa a todos los sectores productivos de varios pases. Es as que se ha empezado a
reducir el consumo de la recursos fsiles, a mejorar la eficiencia de los procesos, a
crear una conciencia sobre la escasez de los recursos naturales, a reutilizar y
reprocesar los residuos, a disminuir los efectos contaminantes del uso de la energa, a
reubicar al ser humano en su hbitat, a respetar a los dems seres vivos. La produccin
de energas limpias, alternativas y renovables no es por tanto una cultura o un intento
de mejorar el medio ambiente, sino una necesidad a la que el ser humano se ver
abocado, independientemente de opiniones, gustos o creencias.
Puesto que la fuente de energa fsil es finita, resulta inevitable que en unos aos
la demanda no pueda satisfacerse, salvo que se desarrollen nuevos mtodos para
obtener energa. Las alternativas de solucin que se buscan actualmente se basan en
el usos de energas renovables (ER), mismas que contribuyan al abasto de electricidad
y a mitigar el cambio climtico global.
En Mxico, no obstante el gran potencial de las ER con las que cuenta, de 1993 al
2003 los hidrocarburos (petrleo y gas) mantuvieron la mayor participacin en la oferta
interna bruta de energa primaria, mientras que la contribucin de las ER fue marginal.
En cuanto a los hidrocarburos, Petrleos Mexicanos (PEMEX), en un comunicado de
prensa, seal que durante el primer trimestre de 2008 la produccin de petrleo
promedi dos millones 911 mil barriles diarios (Mdb) volumen 7.8 por ciento menor al
registrado en igual periodo de 2007, de tres millones 157.6 Mdb [1]. En el comunicado
se dijo que tal reduccin es resultado, principalmente, de la declinacin del campo
Cantarell, as como de una baja en la extraccin en la regin marina, que fue inferior al
8.5, comparada con la obtenida en los primeros tres meses de 2007. Ante tal escenario,
se han iniciado proyectos de generacin de energa elctrica por mtodos renovables.
Dichos proyectos son impulsados por la Secretara de Energa (SENER) conjuntamente
con la Comisin Federal de Electricidad (CFE), quienes esperan que, para el periodo
2005-2014, se incremente la produccin de energa haciendo uso de hidroelectricidad a
2,254 MW, eoloelectricidad a 592 MW y geotermia en 125 MW [2].
La generacin elica es una de las fuentes de energa renovable ms avanzadas
desde el punto de vista de su factibilidad tcnico-econmico [3, 4]. Estudios realizados
en el 2003 por el NREL (National Renewable Energy Laboratory) de Estados Unidos de
1
Amrica y diversas instituciones mexicanas , han cuantificado su potencial superior a
40,000 MW; las regiones con mayor potencial son las pennsulas de Yucatn y Baja
California, y el Istmo de Tehuantepec en Oaxaca, siendo este ltimo de las mejores
regiones a nivel mundial [2].
En 2005 la CFE inici la construccin en la Venta, Oaxaca, la primera planta elica
de gran escala (83 MW) y que entr en operacin en el 2007 [5]. Adicionalmente, la
SENER tiene programada la construccin de otros 505 MW de capacidad elica (en la
modalidad de productor independiente) en la misma regin en los prximos aos, con lo
que se espera tener instalados 588 MW para el 2014.
El Instituto de Investigaciones Elctricas (IIE), en su misin de promover la
innovacin tecnolgica en el sector elctrico y con base en un convenio celebrado con
SENER, gestion apoyo econmico del Fondo para el Medio Ambiente Mundial (GEF,
Global Environment Facility), a travs del Programa de Naciones Unidas para el
Desarrollo, para llevar a cabo un proyecto titulado Plan de Accin para Eliminar
Barreras para el Desarrollo de la Generacin Eoloelctrica en Mxico [6]. El proyecto
est inscrito en el tema de cambio climtico, dentro del programa operacional # 6 del
GEF, mismo que corresponde a la promocin de la utilizacin de la energa renovable
mediante la eliminacin de obstculos y la reduccin de costos de ejecucin.
En el desarrollo del proyecto se tienen contemplado el diseo y desarrollo de un
aerogenerador con tecnologa propia. Este sistema de generacin elctrica se le ha
denominado Mquina Elica Mexicana (MEM) [7]. La MEM constar de una turbina
elica de velocidad variable y, posiblemente, de un generador sncrono de induccin
doblemente alimentado. Esto implica que la MEM no se conectar directamente a la red
elctrica, ya que la velocidad del rotor seguir la velocidad del viento, produciendo
energa elctrica a frecuencia variable.
Hoy en da, las arquitecturas ms empleadas para permitir el funcionamiento de
las turbinas de velocidad variable y que proporcionan un buen flujo de energa a la red
son [8, 9]:
Con generador sncrono con convertidor esttico de potencia plena (Full Power
Converter).
Permite un control sencillo del ngulo de inclinacin de las aspas, lo que reduce las
tensiones mecnicas.
A Five Three Level Neutral Point Clamped Converter Using DSP And FPGA Based
Control Scheme. [11]. Este artculo presenta el desarrollo de un inversor conectado
en topologa NPC (Neutral Point Clamped) de tres niveles para el control de motores
de cinco fases. El inversor fue implementado con IGBT (Insulated Gate Bipolar
Transistor). El patrn PWM es generado por un FPGA de la familia Spartan II,
fabricado por Xilinx, mientras que el sistema de medicin de la tensin y de la
corriente y se realiz con un DSP.
Digital Anti-Windup PI Controller for Variable-Speed Motor drives Using FPGA and
Stochastic Theory [12]. El artculo presenta la implementacin de la teora de control
estocstica en un FPGA de la familia Spartan 3, fabricado por Xilinx, con la finalidad
de evitar el efecto windup del control PI (Proporcional Integral) cuando este se
satura. La aplicacin esta orientada al control de motores de induccin de baja
potencia.
An FPGA-Based Digital Modulator for Full- or Half Bridge Inverter Control [14]. El
artculo presenta el desarrollo de un modulador digital para el control de inversores
puente completo o medio puente. Los inversores fueron realizados con IGBT y la
tcnica de modulacin AVC (Asymmetrical Voltage-Cancellation) que esta basada
en la conmutacin ZCS, fue implementada en un FPGA de la familia Cyclone,
fabricado por Altera.
A New Duty Cycle Control Strategy for Power Factor Correction and FPGA
Implementation [15]. El artculo presenta el desarrollo de un sistema digital para la
correccin del factor de potencia (PFC, Power Factor Corrector) variando el ciclo de
trabajo la seal PWM que gobierna un convertidor elevador (Boost). El sistema PFC
digital fue implementado en un FPGA de la familia Spartan IIE, fabricado por Xilinx.
Artculos publicados en 2007
FPGA- Based Speed Control IC for PMSM Driver with Adaptive Fuzzy Control [16].
El artculo presenta el control de velocidad de una mquina sncrona de imanes
permanentes (PMSM, Permanent Magnet Synchronous Machine). La ley de control
difusa adaptiva fue implementada en un FPGA de la familia Cyclone II, fabricado por
Altera. Los autores de este artculo reportaron que cuando el FPGA ejecuta tareas
en paralelo, se logra mejorar el desempeo dinmico de la PMSM.
5
FPGA Implementation of PWM Control Technique for Three Phase Induction Motor
Drive [19]. El artculo presenta un sistema digital implementado en un FPGA de la
familia Spartan II, fabricado por Xilinx. El sistema digital controla la operacin de un
motor trifsico de 3 HP (Horse Power). El sistema tiene la capacidad de ajustar los
parmetros de velocidad, torque, aceleracin desaceleracin y direccin de giro del
motor. Es importante mencionar que la alimentacin al motor fue suministrada por
inversor convencional.
Realizar una interfaz HMI (Human Machine Interface), que permita al usuario
controlar los principales parmetros del Modulador PWM.
1.7 Alcances
Los alcances del trabajo para el tema de tesis fueron:
1.8 Beneficios
[2].
[3].
[4].
[5].
[6].
[7].
El IIE ofrece Taller de Arranque del Proyecto Mquina Elica Mexicana, [en
lnea],
Disponible:
http://www.iie.org.mx/sitioIIE/sitio/control/03/
detalles.
php?id=279, agosto de 2007
[8].
[9].
[10].
[11].
Bakari Mwinyiwiwa, Olorunfemi Ojo and Zhiqiao Wu, A Five Three Level Neutral
Point Clamped Converter Using DSP And FPGA Based Control Scheme, Power
Electronics Specialists Conference PESC, 18-22, June 2006, pages: 1-7.
[12].
Da Zhang, Hui Li, and Emmanuel G. Collins, Digital Anti-Windup PI Controller for
Variable-Speed Motor drives Using FPGA and Stochastic Theory, IEEE
Transaction on Power Electronics, Vol. 21, No. 5, September 2006, pp.14961501.
[13].
[14].
Diego Puyal, Luis Barragn, Jess Acero and Ignacio Milln, An FPGA-Based
Digital Modulator for Full- or Half Bridge Invertir Control, IEEE Transaction on
Power Electronics, Vol. 21, No. 5, September 2006, page(s):1479-1483.
[15].
Wanfeng Z. Yan-Fei L. and Bin Wu, A New Duty Cycle Control Strategy For
Power Factor Correction and FPGA Implementation, IEEE Transaction on Power
Electronics, Vol. 21, No. 6, Novembre 2006, page(s): 1745-1753.
[16].
46 Ying Shieh Kung and Ming-Hung Tsai, FPGA-Based Speed Control IC for
PMSM Drive with Adaptive Fuzzy Control, IEEE Transaction on Power
Electronics, Vol. 22, No. 6, November 2007, page(s): 2476-2486
[17].
47 Tian, J.; Berger, G.; Reimann, T.; Scherf, M.; Petzoldt, J., Design and
Implementation of a FPGA-Based Controller for Resonant Inverters, Power
Electronics Specialists Conference PESC,17-21 June 2007, page(s): 779 784.
[18].
48 Ahmad, M.I., Husin, Z., Ahmad, R.B., Rahim, H.A., Abu Hassan, M.S., Md Isa,
M.N., FPGA based control IC Multilevel Inverter, International Conference on
Computer and Communication Engineering ICCCE 2008.: 13-15 May 2008,
page(s): 319-322
10
[19].
49 Parkhi, V.; Shilaskar, S.; Tirmare, M.; Jog, M, FPGA Implementation of PWM
Control Technique for Three Phase Induction Motor Drive, First International
Conference on Emerging Trends in Engineering and Technology ICETET, 16-18
July 2008 Page(s):996 1001.
[20].
[21].
[22].
Monmasson, E., Cirstea, M.N. FPGA Design Methodology for Industrial Control
SystemsA Review, IEEE Transactions on Industrial Electronics, Vol. 54, No. 4,
Aug 2007, page(s): 1824-1842.
11
12
En aplicaciones con motores se genera una tensin de modo comn inferior; por
tanto, se reduce la corriente parsita que circula por los rodamientos del motor
alargando su vida til. Empleando un mtodo de modulacin adecuado se puede
llegar a cancelar la tensin en modo comn.
Un estudio del estado del arte [6] de las tres topologas mencionadas arriba se
resume en una tabla, sta se muestra en la tabla 2.1:
Tabla 2.1. Comparacin de inversores multinivel.
(Tabla I de [6]).
Topologa
Dos niveles
NPCMLI
FCMLI
CCMLI
2(n-1)
2(n-1)
2(n-1)
(n-1)*(n-2)
Capacitores bus de CD
(n-1)
(n-1)
(n 1)
2
Capacitores a
balancear por fase
(n 1) * (n 1)
2
Tcnica de control
SPWM ms popular
Portadora
nica
Multiportadora
Phase
Disposition
Multiportadora
Phase
Disposition
Amplitud normalizada
de la fundamental de
tensin
Mf
2
(n 1) * Mf
Amplitud normalizada
del armnico de la
tensin de fase (en el
peor caso)
0.312
Mf=1
0.063
Mf=0.7
0.065
Mf=0.7
0.08
Mf=0.7
Amplitud normalizada
del armnico de la
tensin fase a fase (en
el peor caso)
0.312
Mf=1
0.065
Mf=0.7
0.065
Mf=0.7
0.08
Mf=0.7
THD(%) de la tensin
de fase de salida
156.1%
32.9%
33.1%
33.2%
(n 1) *
Mf
2
0
Multiportadora
Phase Shifted
(n 1) * Mf
15
Dos
niveles
NPCMLI
FCMLI
CCMLI
Costo
0.85
0.85
Desbalance de tensin
Pequeo
Mediano
Alto
Muy pequeo
Aplicaciones
Sistema para
motores,
STATCOM
Sistema para
motores,
STATCOM
Fotovoltaicos,
celdas de
combustible, etc.
La topologa es tolerante a fallos ya que, ante una falla de una etapa del inversor, el
nivel de tensin de salida se reduce sin que el inversor salga de operacin [7].
Las fuentes de alimentacin de cada etapa debern estar aisladas, por lo que sera
necesario utilizar transformadores independientes acompaados con su respectivo
puente de diodos para rectificar las seales, lo que incrementa el costo.
16
PEBB
PEBB
PEBB
PEBB
PEBB
PEBB
RED
ELCTRICA
18
2)
b)
c)
20
360
(1)
n 1
21
hardware, o a nivel lgico, por la configuracin por software. Ello depende del
subconjunto o tipo de ASIC que se emplee. Dentro de los ASIC sobresalen los FPGA,
que son un arreglo de compuertas (Gate Array) tolerante a errores de diseo y
reprogramable por el usuario [30].
Internamente, un FPGA esta compuesto por un nmero finito de recursos
predefinidos, con interconexiones programables para implementar un circuito digital
reconfigurable. Los recursos predefinidos se encuentran integrados bsicamente por:
CLB (Configurable Logic Block): Estos bloques van desde una simple compuerta
hasta mdulos complejos y suelen incluir Flips-Flops (FF) y tablas de consulta
(LUT, Look Up Tables) para facilitar la implementacin de circuitos
combinacionales y secuenciales.
23
LUT
D
Flip-Flop
Salida secuencial
Trayectoria
de acarreo
Acarreo de
Reloj
entrada
Los cuatro slices (X0Y0, X0Y1, X1Y0 y X1Y1) tienen en comn los elementos
siguientes:
1) Generadores de funciones lgicas implementados en LUT de 4 entradas (LUT4 (G)
y LUT4 (F)).
2) Registros de almacenamiento (Registers).
3) Multiplexores (F5MUX y FiMUX ).
4) Circuitos lgicos para el manejo de acarreo (carry) y compuertas lgicas aritmticas.
Tanto la pareja de slices de la izquierda (sliceM) X0Y0 y X0Y1, como la ubicada
en la derecha (sliceL) X1Y0 y X1Y1, utilizan elementos para proveer las funciones
lgicas, aritmticas y de ROM (Read Only Memory).
Por otro lado, los sliceM (los de la izquierda) soportan dos funciones adicionales,
que son:
1) Almacenamiento de datos usando RAM16 (Random Access Memory) distribuida.
2) Corrimiento de datos con registros de 16 bits (SRL16).
Para ejemplificar mejor lo descrito en la figura 2.12, se presentan los recursos de
cada uno de los slices.
25
En la figura 2.13 se puede observar que las conexiones directas slo son para
proporcionar un enlace entre CLB vecinos superior, inferior y a la derecha. Si hay
necesidad de conectar una red a un CLB ms lejano, se tienen que utilizar las
conexiones de propsito general, que son segmentos de pista dispuestas horizontal y
verticalmente a lo largo de todo el FPGA. Su longitud est limitada siempre a la
distancia lejana entre 2 CLB, por lo que, para realizar conexiones ms largas, hay que
utilizar las matrices de interconexin (GRM, General Routing Matrix), las cuales
permiten distribuir seales de reloj y de reset. Esta red de distribucin GRM, puede
llevar las seales de reloj a todos los CLB con poca diferencia de tiempo (Skew).
Es importante mencionar que la interconexin entre los CLB con el hardware del
FPGA es de gran importancia ya que, cuando el porcentaje de CLB se incrementa
significativamente en un FPGA, a las herramientas de ruteo automtico se les dificulta
obtener los enlaces necesarios entre los bloques. Por tanto, es necesario tener buenas
estructuras de interconexin en los FPGA.
2.4.3 Bloques de entrada/salida (I/O)
La interfaz de entrada/salida, es otra componente particular que tienen los FPGA.
Por ejemplo, para un FPGA de la familia Spartan 3E, fabricado por Xilinx [33], divide las
I/O del integrado en cuatro bancos que se pueden configurar para tener una interfase
con lgica de diferentes estndares elctricos de manera independiente. Los cuatro
bancos se configuran aplicando diferentes tensiones de alimentacin a los pines,
denominados Vcco y VREF. Al utilizar diferentes valores de Vcco para los distintos bancos
se puede tener un sistema con interfase a diferentes familias lgicas, dentro del mismo
FPGA. La figura 2.14 muestra la distribucin de los bancos de un FPGA Spartan 3E.
27
1.5V
1.8V
2.5V
3.3V
LVTTL
--
--
--
--
I/O
LVCMOS33
--
--
--
--
I/O
LVCMOS25
--
--
--
I/O
LVCMOS18
--
--
I/O
LVCMOS15
--
I/O
LVCMOS12
I/O
PC33_3
--
--
--
--
I/O
PCI66_3
--
--
--
--
I/O
HSTL_I_18
--
--
I/O
HSTL_III_18
--
--
I/O
SSTL18_I
--
--
I/O
SSTL2_I
--
--
--
I/O
Los bloques de I/O pueden programarse para realizar una conexin de entrada,
salida o de tercer estado (alta impedancia). Las tres seales se comportan como sigue:
La seal del tercer estado: Determina cuando una conexin de salida est en
estado de alta impedancia, con la finalidad de no causar interferencia con otras
conexiones en la interfaz externa con el FPGA.
28
CLKFB
Entrada etapa
CLKIN
Entrada salida
Corrimiento de fase
Pasos de retardo
PSINCDEC
PSEN
PSCLK
DFS
RST
Estado lgico
CLK0
CLK90
CLK180
CLK270
CLK2X
CLK2X180
CLKDIV
Distribucin de reloj
de retardo
CLKFX
CLKKX180
LOCKED
STATUS[7:0]
tanto Xilinx y Altera, casi los regalan con la esperanza que los usuarios los adopten
tarde o temprano [30]. La figura 2.17 muestra los resultados del estudio de mercado
2009 Embedded Market Study.
76%
Xilinx
67%
54%
Altera
41%
18%
11%
Lattice
19%
9%
Actel
10%
Real
5%
Cypress
Estimado
3%
Quicklogic
2%
14%
Atmel
7%
5%
4%
Mentor Graphics
5%
Symplicity
3%
3%
2%
CADENCE
2%
2%
Otros
0%
10%
20%
30%
40%
Fabricantes
50%
60%
70%
80%
232 Entradas/Salidas.
92 Entradas/Salida Diferenciales.
4 DCM.
Reloj de 50 MHz.
Ocho leds.
Cuatro push-button .
LTC1407
con
32
2.6 Referencias
[1].
[2].
Jih-Sheng Lai; Fang Zheng Peng, Multilevel Converters-a New Breed of Power
Converters, IEEE Transactions on Industry Applications, Vol. 32, No. 3, May/Jun
1996, page(s):509 517.
[3].
[4].
[5].
[6].
[7].
Khomfoi, S.; Tolbert, L.M., Fault Diagnosis and Reconfiguration for Multilevel
Inverter Drive Using AI-Based Technique, IEEE Transactions on Industrial
Electronics, Vol. 54, No. 6, December 2007, page(s): 2954 2968.
[8].
[9].
[10].
[11].
[12].
Carrasco, J.M.; Franquelo, L.G.; Bialasiewicz, J.T.; Galvan, E.; Guisado, R.C.P.;
Prats, Ma.A.M.; Leon, J.I.; Moreno-Alfonso, N, Power-Electronic Systems for the
Grid Integration of Renewable Energy Sources: A Survey, IEEE Transactions on
Industrial Electronics, , Vol. 53, No. 4, June 2006, page(s):1002 1016.
[13].
Hongyan Xu; jianlin li, FPGA Based Multiplex PWM Generator for Multilevel
Converters Applied Wind Power Generator, IEEE on Asia-Pacific Power and
Energy Engineering Conference APPEEC, 27-31 March 2009, Page(s):1 4.
33
[14].
[15].
[16].
Chinnaiyan V.K., Jerome, J., Karpagam and J. Suresh, Control Techniques for
Multilevel Voltage Source Inverters, IEEE International Power Engineering
Conference IPEC, December 3-6 2007, page(s):1023 1028.
[17].
[18].
[19].
[20].
[21].
[22].
[23].
[24].
[25].
[26].
[27].
Naik, R.L., Udaya, K.R.Y., A Novel Technique for Control of Cascaded Multilevel
Inverter for Photovoltaic Power Supplies, IEEE Power Electronics and
Applications, European Conference September 11-14, 2005, page(s): 1-9.
34
[28].
[29].
[30].
Boemo S. E., Estado del Arte de la Tecnologa FPGA, [en lnea], Disponible:
http://utic.inti.gov.ar /publicaciones/ cuadernillo UE /CT _ Micro electronica 17
_FPGA.pdf, Octubre de 2005.
[31].
Monmasson, E., Cirstea, M.N. FPGA Design Methodology for Industrial Control
SystemsA Review, IEEE Transactions on Industrial Electronics, Vol. 54, No. 4,
Aug 2007, page)s): 1824-1842.
[32].
[33].
[34].
Using Virtex4 DSP48 Components with the Synplify Pro Software, [en lnea],
Disponible: http://www.synplicity.com/literature/pdf/dsp48.pdf, Abril 2005.
[35].
[36].
[37].
[38].
[39].
Spartan-3E FPGA Starter Kit Board User Guide, [en lnea], Disponible: http:
//www.xilinx.com / support / documentation /boards _and _kits/ug230.pdf, June
2008.
35
36
40
un listado ya que, desde el punto de vista del ser humano, los esquemas y bloques son
mucho ms sencillos de entender.
3.3.2 Lenguaje de programacin grfico
Histricamente, programar un FPGA haba sido tarea de ingenieros con un
conocimiento profundo de VHDL, lo cual exige transitar una curva de aprendizaje muy
pronunciada. Hoy en da, muchos proveedores de sistemas embebidos ofrecen
herramientas computacionales con lenguajes de programacin grficos o por bloques
como LabVIEW, desarrollado por National Instruments Simulink, desarrollado por
MathWorks. Estos lenguajes son considerados de alto nivel y alcanzan altos niveles de
abstraccin, por lo que logran la sntesis de circuitos digitales a partir su descripcin.
En particular el Modulador PWM se realiz con la versin de evaluacin de
LabVIEW 8.6, el cual incluye un toolbox para programar los FPGA de Xilinx (llamado
FPGA Module) [5]. Las caractersticas principales del mdulo son:
42
43
44
45
Saturacin del
acumulador
Reset del
acumulador
Hacia la tabla
de contenido
46
Usados
(%)
Flip Flops
9,312
38
LUT
9,312
35
232
44
BSCANs
100
BUFGMUXs
24
MULT18X18
20
85
BRAM16
20
90
SlicesL
4656
58
SlimeM
2328
Recursos
Puertos I/O
Para variar este indice se desarroll una interfaz HMI entre el modulador y el
usuario, a travs del puerto USB del kit Spartan 3E y uno de los puertos USB de la
computadora. La interfaz HMI no slo tiene la finalidad controlar el indice de modulacin
en amplitud m del inversor, tambien realiza las funciones siguientes:
Con esta interfaz es posible modificar en lnea (sin detener al FPGA) el ndice de
modulacin en amplitud m y el ndice de modulacin de frecuencia mf; incluso se podra
cambiar el corrimiento de fase de las portadoras si as fuera necesario, todo esto por
medio de perillas de control en el panel frontal de la interfaz HMI. Un cambio de
posicin de las perillas cambian el valor de los registro de amplitud, fase y frecuencia
del modulador. Por ejemplo, girando la perilla de control de amplitud de la seal
48
1
1
=
(4)
15
2
32,768
frecuencia =
49
donde RLUT (Read LookUp Table) es el tiempo en que el FPGA lee el contenido de una
tabla de dimensin de 215. Con un ciclo mquina de 20ns RLUT resulta de 764 s. El
tamao del acumulador es de 232 y ts = 20ns.
Fase B
Nombre
No. de Pin
del FPGA
Fase C
Nombre
No. de Pin
del FPGA
Nombre
FX2_IO2
FX2_IO3
20
FX2_IO15
FX2_IO4
10
FX2_IO5
22
FX2_IO17
11
FX2_IO6
12
FX2_IO7
24
FX2_IO19
13
FX2_IO8
14
FX2_IO9
26
FX2_IO21
15
FX2_IO10
16
FX2_IO11
28
FX2_IO23
17
FX2_IO12
18
FX2_IO13
30
FX2_IO25
[2].
[3].
[4].
Programmable
Logic
Desing
Quick
start
http://www.xilinx.com/publications/products/cpld/logic_handbook.pdf,
2006
Handbook
April 12,
[5].
[6].
[7].
[8].
[9].
[10].
51
52
Seis seales portadoras a una frecuencia de 3000 Hz, defasadas 60 una respecto
de la otra.
Carga tipo resistiva con un valor de 1500 y con una inductancia de 5mH
conectada en serie para representar la inductancia de cableado.
b) Seales portadoras.
c) Seales moduladoras.
Figura 4.4. Implementacin de la tcnica PSPWM.
55
56
57
Vab(VRMS)
Vbc(VRMS)
Vac(VRMS)
0.50
63.84
62.01
63.53
0.55
69.25
69.25
68.97
0.6
74.34
72.52
74.13
0.65
79.21
77.44
79.12
0.70
84.11
82.62
84.26
0.75
88.63
87.71
89.43
0.8
94.76
93.01
93.08
0.85
100.16
97.29
98.78
0.9
105.64
101.34
104.58
0.95
111.09
105.43
110.33
1.0
116.41
109.59
115.94
De la tabla 4.1 se puede concluir que la tensin eficaz entre fases crece de forma
directamente proporcional al incremento en m.
En cuanto a la corriente de carga, es importante mencionar que sta se encuentra
en fase con la tensin salida de fase a neutro. En la figura 4.9 se muestra la forma de
onda de la corriente y tensin fase a neutro, cuando m es igual a 0.8 pu.
Como era de esperarse, las corrientes estn en fase con su respectiva tensin
fase a neutro.
4.3.2 Anlisis de armnicos
Los resultados anteriores se procesaron de manera matemtica con un programa que
se desarroll en MATLAB [Anexo A]. Este programa reconstruye la tensin entre fases,
obtiene la FFT, la THD, el valor mximo de la fundamental y, en una grfica, presenta el
espectro en frecuencia de la tensin de salida del inversor.
Considerando que la carga es similar en las tres fases, lo cual implica tener un
sistema equilibrado y que, por consecuencia, las tensiones entre fases deben ser
iguales, slo se presentan los resultados del anlisis de los armnicos en la tensin
Vab.
En las figuras 4.10 y 4.11 se muestran los resultados del espectro en frecuencia
de la tensin Vab, normalizado en amplitud para m igual a 1 pu. y 0.5 pu.
respectivamente. Se utilizan estos valores para m porque son los lmites mnimo y
mximo con los que se implement el modulador.
Fundamental
153.96
volts
Amplitud(Normalizada)
0.9
0.8
0.7
0.6
0.5
0.4
Armnicos
0.3
0.2
0.1
0
10
10
10
Frecuencia (Hz)
59
1
0.9
Aamplitud(Normalizada)
0.8
0.7
Fundamental
77.8
volts
0.6
0.5
0.4
Armonicos
0.3
0.2
0.1
2
10
10
10
Frecuencia (Hz)
18,060
17,940
18,300
17,580
18,420
0.06
Amplitud(Normalizada)
0.05
0.04
0.03
0.02
0.01
0 4.22
10
4.23
10
4.24
10
4.25
4.26
10 Frecuencia
10
4.27
10
4.28
10
18 kHz
60
0.03
Amplitud(Normalizada)
36,060
36,300
36,420
36,660
36,780
37,020
35,940
35,700
35,580
35,340
35,220
34,980
0.035
0.025
0.02
0.015
0.01
0.005
4.53
10
4.54
10
4.55
10
4.56
4.57
10
4.58
10
Frecuencia
36 kHz
10
Amplitud(Normalizada)
53,940
53,700
53,580
0.016
53,340
53,220
52,980
0.014
52,860
52,620
52,500
0.012
54,060
54,300
54,420
54,660
54,780
55,020
55,140
55,380
55,500
0.01
0.008
0.006
0.004
0.002
0
4.71
10
4.72
10
4.73
10
Frecuencia
54 KHz
4.74
10
4.75
10
THD
0.50
0.5535
0.55
0.5247
0.60
0.4878
0.65
0.4535
0.70
0.4184
0.75
0.3828
0.80
0.3543
0.85
0.3332
0.90
0.3097
0.95
0.2871
0.2623
De la tabla 4.2 se puede concluir que la THD de la tensin entre fases decrece de
forma inversamente proporcional al valor de m.
4.4 Pruebas prcticas
Las pruebas experimentales de operacin del modulador, tomaron como base las
simulaciones previamente descritas. Se utiliz como plataforma de prueba un inversor
multinivel en cascada trifsico de baja potencia, diseado para generar siete niveles de
fase a neutro.
En la figura 4.15 se muestra el diagrama del inversor de baja potencia, en esta
figura tambin se muestra la numeracin asignada a los interruptores principales y
complemento que forman una rama del inversor.
62
Como se puede observar en las figuras 4.20, 4.21, 4.22, las tensiones entre fases
cuentan con trece niveles, lo que indica que la operacin del modulador es correcta.
Adems, los resultados experimentales coinciden de manera cualitativa con los
resultados de simulacin.
4.5.2 Anlisis de armnicos
De la misma manera en que se analizaron los resultados de simulacin, los resultados
de la etapa experimental se procesaron de manera matemtica con el mismo programa
que se desarroll en MATLAB. Considerando que la carga es similar en las tres fases,
lo cual implica tener un sistema equilibrado y que, por consecuencia, las tensiones entre
fases son iguales, slo se presentan los resultados del anlisis de los armnicos en
Vab. En las figuras 4.23 y 4.24 se muestran los resultados del espectro en frecuencia
de la tensin Vab, normalizado en amplitud para m igual a 0.5 pu. y 1 pu.,
respectivamente.
AMPLITUD(Normalizada)
0.8
0.7
Fundamental
103.8 volts
0.6
0.5
0.4
Armnicos
0.3
9 kHz
0.2
18 kHz
27 kHz
36 kHz
0.1
2
10
10
Frecuencia (Hz)
10
66
Fundamental
133.4 volts
AMPLITUD(Normalizada)
0.9
0.8
0.7
0.6
0.5
0.4
Armnicos
0.3
9 kHz
0.2
0.1
2
10
18 kHz
27 kHz
36 kHz
10
10
Frecuencia (Hz)
0.025
8,940
8,700
9,060
9,300
9,420
AMPLITUD(Normalizada)
0.02
0.015
0.01
0.005
3.91
10
3.92
10
3.93
10
3.94
10
3.95
3.96
10
10
Frecuencia
3.97
10
3.98
10
3.99
10
9 kHz
67
17940
18,700
17,580
17,340
0.03
18060
18,300
18,420
18,660
AMPLITUD(Normalizada)
0.025
0.02
0.015
0.01
0.005
0 4.22
10
4.23
4.24
10
4.25
10
4.26
4.27
10 Frecuencia10
4.28
10
10
18KHz
26,580
26,340
26,220
0.035
AMPLITUD(Normalizada)
27,060
27,300
27,420
27,660
27,780
26,940
26,700
0.03
0.025
0.02
0.015
0.01
X: 2.622e+004
Y: 0.003682
0.005
0 4.4
10
4.41
10
4.42
10
4.43
4.44
10 Frecuencia 10
4.45
10
4.46
10
27 kHz
69
70
[2].
[3].
[4].
72
Captulo 5. Conclusiones
5.1 Introduccin
En este captulo se describen las conclusiones a las que se lleg durante el desarrollo
del presente tema de tesis. En primer lugar se presentan las conclusiones obtenidas
mediante el anlisis de la tensin entre fases del inversor, en las etapas de simulacin y
experimental; posteriormente, se presentan las conclusiones de la programacin del
FPGA y, finalmente, se hace una proyeccin de los trabajos a futuro y los contratiempos
que se presentaron en el desarrollo del Modulador PWM en FPGA.
5.2 Conclusiones
Las conclusiones de los resultados de simulacin y experimentales son las siguientes:
Del anlisis matemtico de las tensiones entre fases se observ que los armnicos
se ubican en alta frecuencia, especficamente en mltiplos de la frecuencia de la
seal portadora, lo que facilita su eliminacin. En cuanto a la ubicacin de la
fundamental, sta se localiza a la misma frecuencia de la seal moduladora.
Las conclusiones del trabajo de programacin son las siguientes:
Realizar la programacin del FPGA por medio de un lenguaje grfico como el que
se emplea en LabVIEW y que, a su vez, cuenta con la herramienta para sintetizar
formas de onda con un control muy preciso de frecuencia y fase, aplicando el
mtodo DDS, permiti que la implementacin de la tcnica de modulacin PSPWM
fuese ms sencilla y en menor tiempo; en comparacin con el esfuerzo que se
requiere para programar a un FPGA con lenguajes como VHDL o Verilog, los
cuales utilizan cdigos de instrucciones o lneas. Adems, dichos lenguajes
El modulador cuenta con un interfaz HMI, por medio de la cual el usuario puede
modificar en lnea (i.e.; sin detener al FPGA) la operacin del inversor. Por medio
de esta interfaz, la frecuencia y la amplitud de la tensin de salida pueden
modificarse con una resolucin de 0.01 Hz y 31.25 pu., respectivamente.
5.4 Aportaciones
Con la implementacin del Modulador PWM en FPGA se contribuye al crecimiento
de las lneas de investigacin de energas renovables y topologas multinivel que
desarrollan instituciones en nuestro pas, como CENIDET y el IIE.
74
Nulo soporte tcnico en el idioma espaol. Este hueco intenta ser cubierto a travs
de foros va Internet, donde se intenta orientar y resolver las dudas de los
usuarios, con base en las experiencias de otros diseadores de proyectos. En
ocasiones los foros carecen de formalidad y tcnicamente no siempre son las
mejores maneras de solventar un problema en el desarrollo de un sistema
embebido.
75
76
ANEXO A
Programa para obtener la FFT de la tensin entre
fases.
clear;
close;
%R E C O N S T R U C C I O N D E L A %%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
%
F A S E "A"
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
a=load('Vab100.txt');
% Archivo de texto
a(8334:16666)=a(1:8333);
% Copia el ciclo uno
a(16667:33332)=a(1:16666); % Copia el ciclo dos
a(8334:16666)=a(1:8333);
% Copia el ciclo tres
a(16667:33332)=a(1:16666); % Copia el ciclo cuatro
a(33333:66664)=a(1:33332); % Copia el ciclo cinco
a(66665:133328)=a(1:66664); % Copia el ciclo seis
a(133329:266656)=a(1:133328);% Copia el ciclo siete
a(266657:533312)=a(1:266656);% Copia el ciclo ocho
m=length(a);
% Longitud del vector
q=max(a);
% Mximo valor de FA
FS=500e3;
% Frecuencia de muestreo
T=1/FS;
% Tiempo de muestreo 2us
t=m*T;
% Tiempo de reconstruccin
t1=0:T:t-T;
% Incremento del tiempo
plot(t1,a)
% Grafica de FA
title('RECONSTRUCCION DE LA TENSION ENTRE FASES')
xlabel('TIEMPO(milliseconds)')
ylabel('AMPLITUD(volts)')
axis([0 20e-3 -q q])
grid;
% Coloca Cuadricula
hold on;
%R E C O N S T R U C C I O N D E L A %%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
%
F A S E "b"
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
b=load('Vbc100.txt');
% Archivo de texto
b(8334:16666)=b(1:8333);
% Copia el ciclo uno
b(16667:33332)=b(1:16666); % Copia el ciclo dos
b(8334:16666)=b(1:8333);
% Copia el ciclo tres
b(16667:33332)=b(1:16666);
% Copia el ciclo cuatro
b(33333:66664)=b(1:33332); % Copia el ciclo cinco
b(66665:133328)=b(1:66664); % Copia el ciclo seis
b(133329:266656)=b(1:133328);% Copia el ciclo siete
b(266657:533312)=b(1:266656);% Copia el ciclo ocho
mm=length(b);
% Longitud del vector
qq=max(b);
% Mximo valor de Fb
plot(t1,b,'g')
% Grafica en VERDE
%R E C O N S T R U C C I O N D E L A %%%%%%%%
%
F A S E "b"
%%%%%%%%
c=load('Vca100.txt');
% Archivo de texto
c(8334:16666)=c(1:8333);
% Copia el ciclo uno
c(16667:33332)=c(1:16666);
% Copia el ciclo dos
c(8334:16666)=c(1:8333);
% Copia el ciclo tres
c(16667:33332)=c(1:16666);
% Copia el ciclo cuatro
c(33333:66664)=c(1:33332);
% Copia el ciclo cinco
c(66665:133328)=c(1:66664); % Copia el ciclo seis
c(133329:266656)=c(1:133328);% Copia el ciclo siete
77
78
gg=max(zz);
% Valor Mximo de la fundamental
dff=FS/mmmm;
% Diferencial de frecuencia (15.0006Hz)
%%%%%%%%% EJE X %%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
frec2 = 0:dff:(((mmmm/2)-1)*dff);
%%%%%%%%% EJE Y %%%%%%%%%%%%%%%%%%%%%%%%%
magg = zz(1:(mmmm/2));
%%% GRAFICA NORMALIZADA Frec vs Mag %%%%%%%
semilogx(frec2,(magg/g),'b','LineWidth',3) % Escala logartmica en X y Y
print -dmeta FFT
pause;
hold off;
%++++++++++++++ FIN DE F F T dos ++++++++++++++++++++++++++++++++++++++++++++++++
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
axis([8040 9960 0 .1]) ;% Define los limites en X y Ygrid;
title('CONTENIDO ARMNICO')
xlabel('9KHz')
ylabel('AMPLITUD(Normalizada)')
gtext('8940Hz')
gtext('9060Hz')
print -dmeta vista9ak
pause;
axis([16560 19440 0 .035]) ;% Define los limites en X y Ygrid;
xlabel('18KHz')
gtext('17940Hz')
gtext('18060Hz')
print -dmeta vista18ak
pause;
axis([25080 28920 0 .040]) ;% Define los limites en X y Ygrid;
xlabel('27KHz')
gtext('26940Hz')
gtext('27060Hz')
print -dmeta vista27ak
pause;
axis([33600 38400 0 .025]) ;% Define los limites en X y Ygrid;
xlabel('36KHz')
gtext('35940Hz')
gtext('36060Hz')
print -dmeta vista36ak
pause;
axis([42240 47760 0 .007]) ;% Define los limites en X y Ygrid;
xlabel('45KHz')
gtext('44940Hz')
gtext('45060Hz')
print -dmeta vista45ak
pause;
axis([51000 57000 0 .013]) ;% Define los limites en X y Ygrid;
xlabel('54KHz')
gtext('53940Hz')
gtext('54060Hz')
print -dmeta vista54ak
pause;
axis([59880 66120 0 .013]) ;% Define los limites en X y Ygrid;
xlabel('63KHz')
gtext('62940Hz')
gtext('63060Hz')
print -dmeta vista63ak
pause;
axis([68760 75240 0 .004]) ;% Define los limites en X y Ygrid;
xlabel('72KHz')
gtext('71940Hz')
79
gtext('72060Hz')
print -dmeta vista72ak
pause;
axis([77640 84360 0 .006]) ;% Define los limites en X y Ygrid;
xlabel('81KHz')
gtext('80940Hz')
gtext('81060Hz')
print -dmeta vista81ak
pause;
axis([86520 93480 0 .008]) ;% Define los limites en X y Ygrid;
xlabel('90KHz')
gtext('89940Hz')
gtext('90060Hz')
print -dmeta vista90ak
pause;
%%%%%%%%%%%%%%%%ANALISIS DE ARMONICOS %%%%%%%%%%%%%%%%%%%%%
fp=3000;
% frecuencia de portadora
fund=max(mag);
%%%%%%%%%%%%%%%%%%%%%%%ARMONICOS EN 9 kHz%%%%%%%%%%%%%%%%%
h=3;
% numero de armnico
Ab9k=960;
% Ancho de banda
vector9k=mag((h*fp)-Ab9k:h*fp+(Ab9k*2));
% Armas en vector
armonico9k=vector9k/fund;
% Normalizas
arm9k=(armonico9k.*armonico9k);
% Elevas al cuadrado
A9k=sum(arm9k,1);
% Sumas los cuadrados
B9k=sqrt(A9k);
% Obtienes raz cuadrada
t9k=0:1:2880;
% Puntos a graficar
plot(t9k,armonico9k)
title('CONTENIDO ARMNICO')
xlabel('9kHz')
xlabel('AMPLITUD(Normalizada)')
print -dmeta 9Khz
pause;
%%%%%%%%%%%%%%%%%%%%%%%ARMONICOS EN 18 kHz%%%%%%%%%%%%%%%%%
h=6;
% numero de armnico
Ab18k=1440;
% Ancho de banda
vector18k=mag((h*fp)-(Ab18k):(h*fp)+(Ab18k*2));% Armas el vector
armonico18k=vector18k/fund;
% Normalizas
arm18k=(armonico18k.*armonico18k);
% Elevas al cuadrado
A18k=sum(arm18k,1);
% Sumas los cuadrados
B18k=sqrt(A18k);
% Obtienes raz cuadrada
t18k=0:1:4320;
% Puntos para graficar
plot(t18k,armonico18k);
title('CONTENIDO ARMNICO')
xlabel('18kHz')
ylabel('AMPLITUD(Normalizada)')
print -dmeta 18Khz
pause;
%%%%%%%%%%%%%%%%%%%%%%%ARMONICOS EN 27 kHz%%%%%%%%%%%%%%%%%
h=9;
% numero de armnico
Ab27k=1920;
% Ancho de banda
vector27k=mag((h*fp)-(Ab27k):(h*fp)+(Ab27k*2));%Armas el vector
armonico27k=vector27k/fund;
% Normalizas
arm27k=(armonico27k.*armonico27k);
% Elevas al cuadrado
A27k=sum(arm27k,1);
% Sumas los cuadrados
B27k=sqrt(A27k);
% Obtienes raz cuadrada
t27k=0:1:5760;
% Puntos para graficar
plot(t27k,armonico27k);
title('CONTENIDO ARMNICO')
xlabel('27kHz')
80
ylabel('AMPLITUD(Normalizada)')
print -dmeta 27Khz
pause;
%%%%%%%%%%%%%%%%%%%%%%%ARMONICOS EN 36 kHz%%%%%%%%%%%%%%%%%
h=12;
% numero de armnico
Ab36k=2400;
% Ancho de banda
vector36k=mag((h*fp)-(Ab36k):(h*fp)+(Ab36k*2));%Armas el vector
armonico36k=vector36k/fund;
% Normalizas
arm36k=(armonico36k.*armonico36k);
% Elevas al cuadrado
A36k=sum(arm36k,1);
% Sumas los cuadrados
B36k=sqrt(A36k);
% Obtienes ras cuadrada
t36k=0:1:7200;
% puntos para graficar
plot(t36k,armonico36k);
title('CONTENIDO ARMNICO')
xlabel('36kHz')
ylabel('AMPLITUD(Normalizada)')
print -dmeta 36Khz
pause;
%%%%%%%%%%%%%%%%%%%%%%%ARMONICOS EN 45 kHz%%%%%%%%%%%%%%%%%
h=15;
% numero de armnico
Ab45k=2760;
% Ancho de banda
vector45k=mag((h*fp)-(Ab45k):(h*fp)+(Ab45k*2));%Armas el vector
armonico45k=vector45k/fund;
% Normalizas
arm45k=(armonico45k.*armonico45k);
% Elevas al cuadrado
A45k=sum(arm45k,1);
% Sumas los cuadrados
B45k=sqrt(A45k);
% Obtienes raz cuadrada
t45k=0:1:11040;
plot(t45k,armonico45k);
title('CONTENIDO ARMNICO')
xlabel('45kHz')
ylabel('AMPLITUD(Normalizada)')
print -dmeta 45Khz
pause;
%%%%%%%%%%%%%%%%%%%%%%%ARMONICOS EN 54 kHz%%%%%%%%%%%%%%%%%
h=18;
% numero de armnico
Ab54k=3000;
% Ancho de banda
vector54k=mag((h*fp)-(Ab54k):(h*fp)+(Ab54k*2));%Armas el vector
armonico54k=vector54k/fund;
% Normalizas
arm54k=(armonico54k.*armonico54k);
% Elevas al cuadrado
A54k=sum(arm54k,1);
% Sumas los cuadrados
B54k=sqrt(A54k);
% Obtines raiz cuadrada
t54k=0:1:12000;
plot(t54k,armonico54k);
title('CONTENIDO ARMNICO')
xlabel('54kHz')
ylabel('AMPLITUD(Normalizada)')
print -dmeta 54Khz
pause;
%%%%%%%%%%%%%%%%%%%%%%%ARMONICOS EN 63 kHz%%%%%%%%%%%%%%%%%
h=21;
% numero de armnico
Ab63k=3120;
% Ancho de banda
vector63k=mag((h*fp)-(Ab63k):(h*fp)+(Ab63k*2));%Armas el vector
armonico63k=vector63k/fund;
% Normalizas
arm63k=(armonico63k.*armonico63k);
%Elevas al cuadrado
A63k=sum(arm63k,1);
% Sumas los cuadrados
B63k=sqrt(A63k);
% Obtienes raz cuadrada
t63k=0:1:12480;
plot(t63k,armonico63k);
title('CONTENIDO ARMNICO')
xlabel('63kHz)')
81
ylabel('AMPLITUD(Normalizada)')
print -dmeta 63Khz
pause;
%%%%%%%%%%%%%%%%%%%%%%%THD%%%%%%%%%%%%%%%%%%%%%%%%%%%
SS=(B9k+B18k+B27k+B36k+B45k+B54k+B63k)/pico;
Contenido=SS*100
End.
82