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Bus de data El bus de datos est formado por 8 lneas que van desde la
lnea D0 a la lnea D7. Este bus es bidireccional permitiendo la
transferencia de informacin desde la CPU haca la memoria o
dispositivos de I/O y viceversa. Es tambin un bus de 3 estados.
Seales de control
Control de la memoria
El Z80 posee 4 seales relacionadas con las operaciones de control de
la memoria. Ellas son las seales MREQ, RD, WR y RFSH.
La seal MREG es una seal de 3 estados que se activa en 0 indicando
que el bus de direcciones contiene una direccin vlida.
Las seales RD y WR indican a la memoria si la CPU efectuar una
operacin de lectura o escritura.
La seal RFSH no est asociada con la operacin normal de la memoria
sino que se usa solamente con memoria dinmica. Las memorias
dinmicas requieren que se refresque peridicamente la informacin
almacenada antes que se degrade.
Control de memoria
MREG
RFSH
RD WR
Leer memoria
Escribir en memoria
Ciclo de refresco (7 bits)
0
0
0
0
0
0
Control de I/O
La CPU usa la seal IORQ' para informar a los dispositivos de I/O que
los 8 bits menos significativos del bus de direcciones contienen una
direccin de I/O vlida
Control de I/O
IORQ'
RD
WD
Seales Miscelneas.
En este grupo se encuentran las seales M1', RESET, WAIT y HALT. La
seal RESET es una seal de entrada a la CPU y que se activa (se
coloca en 0) para efectuar una operacin de reset general. Esta seal es
puesta en cero en los microcomputadores que usan este
microprocesador, inmediatamente despus que se aplica la energa y
cada vez que se resetea el sistema.
Cuando se activa la seal RESET, las interrupciones quedan en modo 0,
los registros R e I quedan tambin en cero y el Program Counter carga
la direccin 000H.
Finalmente, la seal HALT es una seal que se activa (se pone en cero)
cuando se ejecuta una instruccin HALT.
Cuando el microprocesador est en estado HALT realiza solamente
instrucciones NOP (No operation) para asegurar el adecuado refresh de
memoria. Se puede salir de este estado solo mediante interrupciones.