ESCUELA SUPERIOR POLITECNICA DEL LITORAL

FACULTAD DE INGENIERIA EN ELECTRICIDAD Y COMPUTACIN

SISTEMAS DIGITALES II
SEGUNDA EVALUACION

III TRMINO 2006-2007

NOMBRE : ___________________________________________

4 de mayo de 2007
PARALELO : 1

PROBLEMA # 1 (20 p)
Disee un Sistema Digital que funcione como Simulador de un Circuito controlador de un
ascensor para un edificio que tiene Planta baja (piso 0) hasta octavo piso (piso 8). El piso donde
est ubicado el ascensor, se simular por medio de un Contador Up/Down (Up/Down = 1:
cuenta hacia arriba, Up/Down = 0: cuenta hacia abajo) con Enable y Load que debe estar
incluido en la particin funcional.
Inicialmente se debe activar la seal Inicio luego de lo cual el sistema inicia su operacin con el
ascensor en la Planta baja. En cada uno de los pisos hay un botn de llamada al ascensor (llam0,
llam1, llam2, llam2, llam3, llam4, llam5, llam6, llam7, llam8). Considere que solo uno de los
botones de llamada puede activarse a la vez. Si uno de estos botones se presiona, el ascensor
debe ir al piso requerido haciendo que el contador trabaje hacia arriba o hacia abajo. Cuando el
ascensor llega al piso requerido, debe enviar la seal Abrir, para indicar que debe abrirse la
puerta del mismo. El sistema debe atender una llamada a la vez, es decir no interesa si se
presiona otro botn de llamada mientras est atendiendo a una previa.
Luego una persona ingresa al ascensor y presiona uno de los botones del Teclado decimal
ubicado dentro de la cabina del ascensor, indicando a que piso desea ir. Inmediatamente se debe
activar la seal Cerrar, para ordenar el cierre de la puerta y luego debe dirigirse al piso solicitado,
y as mismo al llegar debe activar la seal Abrir.
En este momento el sistema va a un estado de espera donde puede ocurrir una de las siguientes
acciones que deben ser evaluadas en este orden:
Si se presiona un botn del Teclado, significa que ingreso otra persona y debe atenderse
su requerimiento de piso igual que antes.
Si se presiona uno de los botones de llamada, se debe cerrar la puerta, el ascensor debe
ir al piso respectivo y debe operar igual que antes.
Si se recibe la seal Fin significa que se desea desactivar el sistema, debe cerrarse la
puerta y el ascensor debe regresar al estado inicial.
En un display de 7 segmentos ubicado
dentro del ascensor, debe mostrarse en
todo momento el piso actual. En otro
display debe mostrarse el piso desde
donde se est llamando al ascensor
(durante el proceso de llamada) o el piso
hacia donde se dirige el ascensor (durante
el proceso de dirigirse a un piso despus de
presionar el teclado), el resto del tiempo
este display debe estar desactivado.
Presente:
a) Particin Funcional del Circuito Simulador de un ascensor. ( 10p )
b) Diagrama ASM del controlador. ( 10p )

PROBLEMA # 2 (20 p)
Para el siguiente Sistema Digital, se muestran la Particin Funcional y el Diagrama ASM del
circuito Controlador:

Presente:
a) Descripcin del sistema en un solo programa en VHDL usando las declaraciones process
case para describir las transiciones de estado y las salidas del controlador, y la
descripcin estructural para el procesador de datos. Asuma que dispone de
archivos .vhd en la misma carpeta de trabajo para todos los subcircuitos que forman parte
del sistema digital, excepto para las puertas lgicas, sumadores y multiplexores. As
mismo suponga que el orden de las entradas en la declaracin port de los subcircuitos,
es similar (de izquierda a derecha y de arriba abajo) al del diagrama esquemtico
presentado. (17 p)
b) Grafique los Diagramas de tiempo del circuito controlador asumiendo las condiciones
de entrada dadas. Indique claramente los nombres de los estados (y) que corresponden a
cada perodo de reloj. (3 p)

Diagrama ASM:
Td
Ta
EnS, EnR

Sel

uno
0

Inicio
Tb

EnS

dos
1

EnR
0

Tecla
0

Terminar
Te

EnnD

Tc
Tf
S
EnnD
Tecla
0

Tg
Fin

Inicio

Diagrama de Tiempo:

PROBLEMA # 3 (20 p)

Disear en modo fundamental una MSA (Maquina Secuencial Asincrnica) que

funciona como un Flip Flop Tipo T que dispara por flancos negativos de reloj.
Si la entrada T es igual a 0 y ocurre un flanco negativo de reloj, la salida Q mantiene su
valor.
Si la entrada T es igual a 1 y ocurre un flanco negativo de reloj, la salida Q invierte su
valor.
Mientras no haya flancos negativos de reloj, la salida Q mantiene su valor.

Presente:
a)
b)
c)
d)
e)

Diagrama de Estados Primitivo (Formato: Clk T / Q). (4p)

Mapa de Estados Primitivo, Tabla de Implicantes. (3p)
Diagrama de equivalencia mxima, Diagrama de Estados Reducido.(3p)
Mapa de asignacin de Cdigo de Estados. Mapa de Excitacin. (3p)
Mapas para las variables Y1 y Y0 y para la salida Q con sus respectivas
funciones resultantes. (3p)
f) Indique si su circuito corre riesgo de tener Hazards Estticos o no. Porque? (2p)
g) Diagrama de tiempo para la salida Q asumiendo valores de las entradas Clk y T
dados. Indique claramente los periodos de tiempo correspondiente a
cada
estado de su Diagrama de Estados Reducido. (Asuma que Q inicialmente es de
voltaje bajo). (2p)

Tema2
a)

b)