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i

ANTNIO ELISEU HOLDEFER

CONTROLE DIGITRAL DE RETIFICADOR


TRIFSICO UTILIZANDO O CONTROLADOR
TMS320LF2407

FLORIANPOLIS
2004

ii

UNIVERSIDADE FEDERAL DE SANTA CATARINA


PROGRAMA DE PS GRADUAO
EM ENGENHARIA ELTRICA

CONTROLE DIGITAL DE RETIFICADOR


TRIFSICO UTILIZANDO O CONTROLADOR
TMS320LF2407

Dissertao submetida
Universidade Federal de Santa Catarina
como parte dos requisitos para a
obteno do grau de Mestre em Engenharia Eltrica

ANTNIO ELISEU HOLDEFER

Florianpolis, Fevereiro de 2004

iii

CONTROLE DIGITAL DE RETIFICADOR


TRIFSICO UTILIZANDO O CONTROLADOR
TMS320LF2407
ANTNIO ELISEU HOLDEFER
Esta Dissertao foi julgada adequada para a obteno do Ttulo de Mestre em
Engenharia Eltrica, na rea de concentrao em Eletrnica de Potncia e
Acionamento, e aprovada em sua forma final pelo Programa de Ps-Graduao em
Engenharia Eltrica da Universidade Federal de Santa Catarina.
_______________________________________
Prof. Ivo Barbi, Dr. Ing.
Orientador
_________________________________________________
Prof. Edson Roberto De Pieri, Dr.
Coordenador do Programa de Ps-Graduao em Engenharia Eltrica

Banca Examinadora:
____________________________________
Prof. Ivo Barbi, Dr. Ing.
Presidente da Banca

____________________________________
Prof.

____________________________________
Prof.

____________________________________
Prof.

iv

Agradecimentos
Agradeo, em primeiro lugar, aos meus pais, Romeu Holdefer e Marlise Beatriz
Holdefer, aos meus irmo, Artur Jos Holdefer, Agenor Miguel Holdefer e Alberto Mateus
Holdefer, que me deram apoio, carinho, compreenso e por terem suportado a minha
ausncia.
Agradeo ao prof. Ivo Barbi pela orientao, apoio, confiana depositada e
principalmente pelo meu despertar pelo desenvolvimento cientfico e tecnolgico.
A todos os demais professores do INEP: Arnaldo Jos Perin, nio Valmor Kassick,
Joo Carlos S. Fagundes, Alexandre Ferrari de Souza, Denizar Cruz Martins e Hari Bruno
Mohr, que atravs da competncia, dedicao e conhecimentos passados, me permitiram
adquirir a confiana necessria para enfrentar o mundo como um profissional na rea de
Eletrnica de Potncia.
Ao Carlos Marcussi pela contribuio e dedicao na programao do
microcontrolador.
Aos amigos doutorandos e mestrandos que compartilharam com nossa turma vrios
momentos bons e alegres.
Aos meus colegas de mestrado e doutorado: Joo Marcio Buttendorff, Cesrio
Zimmermann Jnior, Jos Paulo Remor, Leonardo Augusto Serpa, Allan Pierre Barana,
Sandro Alex Wuerges, Clvis Antnio Petry, Lus Cndido Tomaselli, Deivis Borgonovo,
Yales Rmulo de Novaes pela amizade, companheirismo, pelas discusses tcnicas,
momentos de descontrao e por terem me aturado por estes dois anos.
Aos demais membros do INEP, pela colaborao e apoio logstico para a realizao
deste trabalho.
Em fim, a todos aqueles que contriburam de alguma forma seja por um gesto ou
simplesmente por dizerem um bom dia com vontade para o bom desenvolvimento deste
trabalho.

vi

Resumo da dissertao apresentada UFSC como parte dos requisitos necessrios para
obteno de grau de Mestre em Engenharia Eltrica

CONTROLE DIGITAL DE RETIFICADOR


TRIFSICO UTILIZANDO O CONTROLADOR
TMS320LF2407

ANTNIO ELISEU HOLDEFER


Fevereiro de 2004

Orientador: Prof. Ivo Barbi, Dr. Ing.


rea de Concentrao: Eletrnica de Potncia e Acionamento Eltrico.
Palavras-chave: Retificador trifsico, DSP, correo do fator de potncia, controle digital.
Nmero de pginas: 135.
RESUMO: Este trabalho trata de um estudo da aplicao de um controlador DSP, em
eletrnica de potncia, na implementao do controle digital de um conversor CA-CC
trifsico de alto fator de potncia. Inicia-se com o estudo das principais caractersticas,
necessrias ao projeto, do controlador DSP. Prossegue-se atravs do projeto dos
controladores da malha de tenso e das malhas de corrente. No decorrer do trabalho so
mostrados resultados de simulao da estrutura. No ltimo captulo so mostrados os
resultados experimentais obtidos atravs de um prottipo.

vii

Abstract of dissertation presented to UFSC as partial fulfillments to obtain the degree of


Master in Electrical Engineering.

DIGITAL CONTROL OF A TRIFASIC RETIFIER


USING THE TMS320LF2407 CONTROLLER

ANTNIO ELISEU HOLDEFER


February, 2004

Advisor: Prof. Ivo Barbi, Dr. Ing.


Area of Concentration: Power Electronics and Electrical Drivers.
Key words: three-phase rectifier, DSP, power factor correction, digital control.
Number of pages: 135.

ABSTRACT: This work deals with a study of application of a DSP controller, in power
electronics and the implementation of digital control. The study begins with a description
of the controller and its peripheral devices that were used. After this, it is shown the design
of the voltage and the current control loops controllers. Throughout the work are shown the
results of numerical simulation. In the last chapter are shown the experimental results
obtained through the prototype.

viii

Sumrio
RESUMO..............................................................................................................................vi
ABSTRACT........................................................................................................................vii
SIMBOLOGIA.....................................................................................................................xi
INTRODUO GERAL..................................................................................................xiv
1.

REVISO DAS TCNICAS DE RETIFICAO TRIFSICA.................................................... XI


1.1.

INTRODUO .................................................................................................................................. 3

1.2.

DEFINIO DE FATOR DE POTNCIA ................................................................................................ 4

1.3.

RETIFICADORES TRIFSICOS CONVENCIONAIS ................................................................................. 5

1.3.1.

Ponte de Graetz com filtro capacitivo de sada......................................................................... 5

1.3.2.

Ponte de Graetz com filtro LC de sada .................................................................................... 7

1.4.

RETIFICADORES TRIFSICOS P.W.M ............................................................................................... 9

1.5.

CONCLUSO ...................................................................................................................................11

2.

O CONTROLADOR DSP (DIGITAL SIGNAL PROCESSOR) TMS320LF2407......................... 13


2.1.

INTRODUO .................................................................................................................................13

2.2.

PROCESSAMENTO EM TEMPO REAL AMOSTRAGEM ......................................................................18

2.2.1.

Amostragem ..............................................................................................................................18

2.2.2.

Teorema de Shannon ................................................................................................................20

2.2.3.

Os filtros ...................................................................................................................................22

2.3.

REPRESENTAO NUMRICA NOS DSPS .......................................................................................23

2.3.1.

Ponto fixo..................................................................................................................................27

2.3.2.

Ponto Flutuante ........................................................................................................................33

2.4.

A FAMLIA TMS320.......................................................................................................................34

2.4.1.

TMS320LF2407 ........................................................................................................................35

2.4.2.

Conversor A/D..........................................................................................................................37

2.5.
3.

CONCLUSO ...................................................................................................................................42
APRESENTAO, ANLISE, EQUACIONA-MENTO E CONTROLE DO CONVERSOR

UNIDERICIONAL CA-CC PROPOSTO.................................................................................................... 44


3.1.

INTRODUO .................................................................................................................................44

3.2.

ESTADOS TOPOLGICOS .................................................................................................................45

3.2.1.
3.3.
3.3.1.
3.4.

Anlise dos estados topolgicos ...............................................................................................49


EQUACIONAMENTO ........................................................................................................................53
Estratgia de controle ..............................................................................................................53
OBTENO DAS FUNES DE TRANSFERNCIA ...............................................................................54

ix

3.4.1.

Obteno da funo de transferncia

I ( s ) / D( s ) .................................................................55

3.4.2.

Obteno da funo de transferncia

V ( s) / I ( s ) .................................................................57

3.5.

EXEMPLO DE PROJETO DOS CONTROLADORES. ...............................................................................59

3.5.1.

Metodologia de projeto. ...........................................................................................................59

3.5.2.

Projeto do controlador de corrente. .........................................................................................60

3.5.3.

Projeto do controlador de tenso .............................................................................................65

3.6.

RESULTADOS DE SIMULAO .........................................................................................................68

3.7.

CONCLUSO ...................................................................................................................................72

4.

PROJETO DO CONTROLADOR DIGITAL PARA O CONVERSOR CA-CC TRIFSICO

PROPOSTO.................................................................................................................................................... 74
4.1.

INTRODUO .................................................................................................................................74

4.2.

DESCRIO DO MTODO DE CONTROLE UTILIZADO ........................................................................74

4.3.

NOES DE CONTROLE DIGITAL .....................................................................................................77

4.3.1.

Mapeamento do plano s no plano z ..........................................................................................80

4.3.2.

Projeto usando a transformada bilinear ..................................................................................80

4.3.3.

Projeto pelo lugar das razes no domnio z ..............................................................................82

4.4.

CIRCUITOS AUXILIARES E DE INTERFACE .......................................................................................83

4.4.1.

Projeto dos filtros de anti-aliasing ...........................................................................................83

4.4.2.

Ganho do conversor A/D ..........................................................................................................84

4.4.3.

Amostragem de variveis alternadas........................................................................................84

4.4.4.

Esquema do circuito de interface .............................................................................................85

4.4.5.

Obteno dos sinais de corrente e tenso a partir sensor de efeito Hall .................................87

4.4.6.

Gerao da tenso de sincronismo...........................................................................................87

4.4.7.

Gerao da forma de onda triangular......................................................................................88

4.5.

O PROGRAMA .................................................................................................................................89

4.6.

METODOLOGIA DE PROJETO DOS CONTROLADORES DIGITAIS DO CONVERSOR................................91

4.6.1.

Escolha do perodo de amostragem .........................................................................................91

4.6.2.

Atraso de transporte .................................................................................................................91

4.6.3.

Obteno das funes de transferncia discretizadas ..............................................................93

4.6.4.

Projeto do controlador da malha de corrente ..........................................................................95

4.6.5.

Projeto do compensador da malha de tenso...........................................................................98

4.6.6.

Obteno da equaes recurssivas.........................................................................................100

4.7.

EXEMPLO DE PROJETO DOS CONTROLADORES ..............................................................................101

4.7.1.

Malha de corrente ..................................................................................................................101

4.7.2.

Malha de tenso .....................................................................................................................103

4.8.

RESULTADOS DE SIMULAO .......................................................................................................105

4.9.

CONCLUSO .................................................................................................................................108

5.

DIMENSIONAMENTO DO CIRCUITO DE POTNCIA E APRESENTAO DOS

RESULTADOS EXPERIMENTAIS .......................................................................................................... 109


5.1.

INTRODUO ...............................................................................................................................109

5.2.

ESPECIFICAES GERAIS ..............................................................................................................110

5.3.

PROJETO DO ESTGIO DE POTNCIA .............................................................................................111

5.3.1.

Interruptores controlados.......................................................................................................111

5.3.2.

Diodos Di-3/4 ............................................................................................................................111

5.3.3.

Diodos Di-5/6 ............................................................................................................................112

5.3.4.

Diodos Di-1/2 ............................................................................................................................112

5.3.5.

Projeto fsico dos indutores de entrada (indutor boost) .........................................................112

5.4.

RESULTADOS EXPERIMENTAIS......................................................................................................114

xi

SIMBOLOGIA
Smbolos adotados nos equacionamentos
Smbolo

Significado

Unidade

Vef

Tenso eficaz

Ief

Corrente eficaz

I1

Valor eficaz da fundamental de corrente

In

Valor eficaz da e-nsima harmnica de corrente

Mantissa

Posio do ponto radix

Nd

Nmero decimal que se deseja converter

VP

Tenso de pico de alimentao

VO

Tenso de sada do retificador

VL

Tenso aplicada ao indutor de entrada

Valor da indutncia de entrada

KP

Ganho proporcional do compensador

Ki

Ganho integral do compensador

Frequncia do zero do compensador

Rad/s

Rendimento da estrutura

Khall

Ganho do sensor de efeito Hall

Kshunt

Ganho do sensor de corrente

KA/D

Ganho do sensor A/D

He(s)

Funo de transferncia do atraso de transporte

Ae

rea da perna central

cm2

Aw

rea da janela

cm2

Kmed

Valor mdio da senide de referncia

Perodo da forma de onda

TS

Perodo de chaveamento

Kamost

Ganho do sensor de tenso

Cv(w)

Funo de transferncia do compensador de tenso no domnio w

Ci(w)

Funo de transferncia do compensador de corrente no domnio w

fS

Frequncia de chaveamento

Hz

xii

fC

Frequncia de corte da funo de transferncia em lao aberto

Gi(s)

Funo de transferncia da planta de corrente no domnio s

Gi(z)

Funo de transferncia da planta de corrente no domnio z

Gi(w)

Funo de transferncia da planta de corrente no domnio w

Gv(s)

Funo de transferncia da planta de tenso no domnio s

Gv(z)

Funo de transferncia da planta de tenso no domnio z

Gv(w)

Funo de transferncia da planta de tenso no domnio w

Porcentagem de variao da corrente no indutor

VLnom

Tenso de linha nominal de entrada

VLpmax

Tenso de linha de pico mxima

Is_ef

Corrente eficaz dos interruptores

Is_med

Corrente mdia dos interruptores

Pi

Potncia de entrada

Po

Potncia de Sada

Kw

Fator de ocupao da janela do ncleo

Sub-ndices utilizados
Sub-ndice

Significado

ef

Valor eficaz da grandeza

max

Valor mximo da grandeza

min

Valor mnimo da grandeza

med

Valor mdio da grandeza

Variao da grandeza em torno de um valor

Hz

xiii

Smbolos de unidades de grandezas fsicas

Sub-ndice

Significado

Ohm

Ampre

dB

decbel

Farad

Hz

Hertz

rad

Radiano

Segundo

Volt

Watt

Henry

INTRODUO GERAL
A eletrnica vem se desenvolvendo rapidamente e com isso, propiciando uma
verdadeira reestruturao dos conceitos pertinentes cincia. inegvel que todas as reas,
que geram conhecimento, possuem em algum grau a presena ou influncia dos recursos
disponveis por intermdio da eletrnica.
E a eletrnica de potncia pode ser vista como uma rea de estudos
abrangentes e que tambm se faz presente em diversas instncias dentro desse cenrio.
Assim como as revolues desta, de um certo modo, acabam interferindo nas outras
tecnologias, mudanas em outras reas tambm acabam interferindo nesta. Dentro deste
quadro surge a eletrnica digital como uma ferramenta, muito poderosa, disponvel para
quem estuda e trabalha com eletrnica de potncia.
O controle digital, embora seja uma cincia muito bem fundamentada deste a
metade do sculo vinte, vem a cada dia assumindo um papel cada vez mais importante
dentro da eletrnica de potncia. Por intermdio dos processadores DSPs, hoje, pode-se
implementar em produtos comerciais diversas formas de controle antes somente presentes
em laboratrios de alta tecnologia ou em ambientes de simulao.
No estudo que ser apresentado utiliza-se o controlador TMS320LF2407 da
Texas Instruments para implementar o controle digital do conversor CA-CC trifsico de
alto fator de potncia proposto.
No captulo um ser mostrado uma breve reviso das tcnicas de retificao
trifsica bem como uma recordao de conceitos relativos a fator de potncia.
No captulo dois apresenta-se uma descrio do controlador DSP utilizado,
dando nfase especial ao conversor A/D. dado uma abordagem especial representao
numrica utilizada, tanto em formato de ponto fixo quanto em ponto flutuante. Alm disso
dada uma breve introduo aos efeitos causados nos sinais devido amostragem, em
especial o efeito de aliasing, de extrema importncia para se compreender de forma correta
o processamento digital de sinais.
No captulo trs feito um estudo da estrutura em questo, representando seus
estados topolgicos, bem como todo o procedimento matemtico necessrio para a
obteno das funes de transferncia, tanto da planta de tenso quanto a de corrente. Ao
final do captulo apresentado um procedimento completo de clculo dos compensadores.

Tambm ao final do captulo so mostradas as principais formas de onda obtidas atravs de


simulao numrica.
No captulo quatro apresenta-se, com detalhes, todo o procedimento
necessrio para o clculo do compensadores discretos. Tambm mostra-se o conjunto de
circuitos necessrios para se efetuar a interface entre o circuito de potncia e o controlador
DSP. Ao final do captulo so mostradas as formas de onda obtidas atravs de simulao
numrica utilizando-se controladores discretos.
Finalmente no captulo cinco apresenta-se a metodologia de clculo necessria
para se dimensionar os elementos do circuito de potncia bem como os resultados
experimentais.

Atualmente, as normas vigentes com respeito s fontes de alimentao exigem


alto fator de potncia e baixa distoro harmnica da corrente drenada da rede, alm de
imporem limites rgidos quanto absoro e emisso de rudos eletromagnticos. Alm
disso, em aplicaes onde a potncia de entrada elevada, faz-se necessrio a utilizao de
retificadores trifsicos, de forma a equilibrar a potncia drenada de cada fase.
A converso CA/CC trifsica tem sido dominada por retificadores
convencionais a diodos e retificadores controlados a tiristores. No entanto a utilizao
generalizada dos retificadores convencionais causa distoro harmnica das correntes
drenadas da rede, o que leva consequentemente a um reduzido fator de potncia.
A caracterstica da corrente de entrada desses retificadores causa alguns
problemas para a rede comercial de energia eltrica, alm do baixo fator de potncia podem
ser destacados problemas como:

Distoro da tenso de alimentao, devido aos altos picos de corrente


exigidos pelo retificador, podendo prejudicar o funcionamento de
outros equipamentos conectados no mesmo ponto.

Aumento das perdas nos elementos das redes de transmisso e


distribuio.

Diminuio do rendimento da estrutura devido ao alto valor eficaz da


corrente de entrada.

Altos ndices de interferncia eletromagntica em sinais de controle e


comunicao.

Muitos trabalhos tm sido apresentados pela comunidade cientfica com o


intuito de proporcionar a utilizao de conversores CA/CC trifsicos com alto fator de
potncia e baixo contedo harmnico. Esses estudos so decorrentes de exigncias
militares e das agncias governamentais de energia europias, americanas e japonesas.

Neste captulo sero apresentadas algumas das tcnicas mais utilizadas para a
retificao trifsica, tendo-se assim uma viso geral do funcionamento e das vantagens e
desvantagem que cada topologia apresenta.
Devido extensa quantidade de topologias existentes, sero mostradas nesse
captulo somente as consideradas mais importantes, sendo ento analisadas de forma mais
cuidadosa.

! "#
Fator de potncia definido como a relao entre a potncia ativa e a potncia
aparente consumidas por um dispositivo ou equipamento, independentemente das formas
que as ondas de tenso e corrente apresentem. Os sinais variantes no tempo devem ser
peridicos.

1
v(t ) i (t ) dt
P T
F .P = =
S
Vef I ef

(Eq.1.1)

Em um sistema com formas de onda senoidais, a (Eq.1.1) torna-se igual ao


cosseno da defasagem entre as ondas de tenso e de corrente:

F .P = cos( )

(Eq.1.2)

Quando apenas a tenso de entrada for senoidal, o FP expresso por:

F .P =

I1
I RMS

cos(1 )

(Eq.1.3)

Neste caso, a potncia ativa de entrada dada pelo produto da tenso


(senoidal) por todas as componentes harmnicas da corrente (no-senoidal). Este produto
nulo para todas as harmnicas exceto para a fundamental, devendo-se ponderar tal produto
pelo cosseno da defasagem entre a tenso e a primeira harmnica da corrente. Desta forma,
o fator de potncia expresso como a relao entre o valor RMS da componente
fundamental da corrente e a corrente RMS de entrada, multiplicado pelo cosseno da
defasagem entre a tenso e a primeira harmnica da corrente.
A relao entre as correntes chamada de fator de forma e o termo em
cosseno chamado de fator de deslocamento.

Por sua vez, o valor RMS da corrente de entrada tambm pode ser expresso
em funo das componentes harmnicas:

I ef = I12 +

In2

(Eq.1.4)

Define-se a Taxa de Distoro Harmnica (TDH) como sendo a relao entre


o valor RMS das componentes harmnicas da corrente e a fundamental:

TDH =

In2

(Eq.1.5)

I1

Assim, o FP pode ser reescrito como:

F .P =

cos(1 )

(Eq.1.6)

1 + TDH 2

evidente a relao entre o FP e a distoro da corrente absorvida da linha.


Neste sentido, existem normas internacionais que regulamentam os valores mximos das
harmnicas de corrente que um dispositivo ou equipamento pode injetar na linha de
alimentao.

&%# %# ' #

A seguir, sero apresentadas algumas topologias de retificadores trifsicos


passivos, ou seja, que no apresentam interruptores comandados.

1.3.1.

*# +

#! # '

%-

A topologia mais utilizada e conhecida para a retificao trifsica , sem


dvida a ponte de Graetz, ou ponte trifsica de seis pulsos, com filtros capacitivos de sada,
apresentada na Fig. 1-1.
Esta estrutura apresenta como principal vantagem a robustez, baixo peso,
volume e custo alm da simplicidade.
Com grandes valores de indutncia de entrada pode-se atingir baixas taxas de
distoro harmnica da corrente de entrada, porm o aumento dessas indutncias acarreta
em um elevado fator de deslocamento, levando o projetista a optar por um compromisso.

Essa estrutura apresenta ainda um valor eficaz da corrente de entrada bastante elevado, o
que acarreta perdas elevadas no circuito.

D1
V1

L1

V2

L2

V3

L3

D2

D3

Co

D4

D5

Ro

D6

Fig. 1-1 Ponte de Graetz.

A tenso de sada deste conversor dependente da carga, o que tambm leva a


um controle por defasagem, com tiristores, o que degrada a forma da corrente de entrada.
Porm, a regulao de carga da tenso de sada superior a da ponte de Graetz.
Tem-se na Fig. 1-1 as formas de onda de tenso e de corrente na fase 1,
obtidas atravs de simulao numrica.
186

-186

Fig. 1-2 Tenso e corrente de entrada para a ponte de Graetz.

O fator de potncia obtido para essa forma de onda de corrente foi de 0,72 e
uma THD em torno de 81,3%.

A grande desvantagem dessa estrutura a impossibilidade de regulao da


tenso de sada. Quando deseja-se o controle da tenso de sada emprega-se normalmente o
controle por defasagem, com tiristores no lugar dos diodos da ponte. Essa mudana, no
entanto, traz como desvantagem um aumento na distoro da corrente de entrada.
Pelas caractersticas apresentadas, a aplicao da ponte trifsica com capacitor
de sada em fontes de telecomunicao torna-se extremamente invivel.

1.3.2.

*# +

%-

Esta topologia apresentada na Fig. 1-3. Esta uma topologia simples, de


fcil compreenso e bastante robusta.
O aumento da indutncia de sada diminui a taxa de distoro harmnica at
um certo limite, mas aumenta o fator de deslocamento, levando o projetista a um
compromisso, de forma a obter o melhor fator de potncia.
Novamente no se tem controle sobre a tenso de sada, que independe da
carga, pode-se, no entanto, controlar a tenso de sada substituindo-se os diodos por
tiristores, todavia isso novamente provocar a degradao da corrente de entrada,
aumentando consequentemente a taxa de distoro harmnica e reduzindo o fator de
potncia.
Lo
D1
V1

L1

V2

L2

V3

L3

D2

D3

Co

D4

D5

D6

Fig. 1-3 Ponte trifsica com filtro LC de sada.

Ro

Essa estrutura apresenta como principal desvantagem o volume, peso e custo


do indutor de filtragem, j que opera em baixa freqncia e com componente CC de
corrente.
Alm disso, apesar da melhora no fator de potncia e na taxa de distoro
harmnica de entrada, a qualidade das correntes ainda est bastante aqum da que se espera
de aplicaes mais exigentes, como as de telecomunicaes, s para citar um caso.
A Fig. 1-4 representa a tenso e corrente obtida na fase 1 da ponte de Graetz
com filtro LC de sada. Verificamos ainda que existe uma melhora significativa da corrente
em relao ponte de Graetz com filtro capacitivo na sada.

194

-190

Fig. 1-4 Tenso em corrente de entrada para a ponte de Graetz com filtro LC de sada.

Observa-se que os valores eficazes de corrente j no so to elevados,


proporcionando assim menores perdas no circuito de potncia. O capacitor de sada para a
presente estrutura pode ser bem menor que o conversor anterior para uma mesma
ondulao de tenso de sada.
O fator de potncia obtido com essa estrutura foi de 0,95 com uma THD de
29%. Convm lembrar que esses resultados foram obtidos para valores de carga e
indutncia tpicos, ou seja, o fator de potncia varia com os mesmos. Porm essas
simulaes nos do uma boa idia a respeito do comportamento da estrutura e por isso so
vlidos.

&%# %(0 1

Pode-se observar ento, a partir da anlise feita no item 1.3 que os


retificadores trifsicos passivos, ou seja, os que no utilizam interruptores comandados, no
apresentam qualidades suficientemente boas para serem utilizados em aplicaes
regulamentadas por normas rgidas, como as de fonte de alimentao para sistemas de
telecomunicaes.
Conclui-se ento que existe a necessidade da utilizao de retificadores
trifsicos PWM para se obter melhores resultados.
Como algumas vantagens dos retificadores trifsicos PWM podemos citar:

Reduo do volume total do conversor para uma mesma potncia se


comparado aos retificadores trifsicos convencionais.

Possibilidade de regulao da tenso de sada, fato que no possvel


nos retificadores trifsicos convencionais.

Baixos nveis de contedo harmnico nas correntes de entrada,


resultando assim em menores perdas nos elementos semicondutores.

Fator de potncia muito prximo da unidade.

Defasamento nulo entre tenso e corrente.

Componentes

harmnicas em

alta freqncia

(freqncia

de

chaveamento e mltiplas inteiras dessa freqncia).

Facilidade de filtragem das harmnicas utilizando-se filtros de


dimenses reduzidas.

Alto rendimento na estrutura como um todo.

Atravs de uma reviso bibliogrfica, foram escolhidas trs topologias de


conversores CA-CC trifsicos, dois nveis, unidericionais PWM e sem neutro.
Essas topologias sero aqui apresentadas a ttulo de informao. No foram
efetuadas simulaes numricas de tais conversores por considerar fugirem ao escopo do
presente captulo, o qual simplesmente tem o objetivo de apresentar comparaes

qualitativas e no quantitativas a respeito dos retificadores trifsicos.


Alm disso, em [1] foram realizadas comparaes detalhadas entre os trs
conversores, de forma a escolher o mais conveniente para o presente estudo. Observou-se
atravs de simulaes que os trs conversores apresentam fator de potncia muito prximo

10

da unidade, pois tem-se defasamento nulo entre tenso e corrente, alm de se observar
tambm que as harmnicas existentes so de alta freqncia (freqncia de chaveamento e
mltiplas inteiras dela), de forma que podem ser facilmente filtradas utilizando-se filtros de
dimenses reduzidas.
Tambm em [1] elaborou-se uma tabela comparativa entre os trs
conversores, com o objetivo de se escolher a estrutura que melhor se enquadra parmetros
tais como: custo, robustez e rendimento.
Conclui-se ento, atravs de comparativos efetuados em [1], que o conversor

A, mostrado na Fig. 1-5 apresentou-se como a melhor topologia a ser utilizada para o
conversor CA-CC trifsico, dois nveis, unidirecional PWM e sem neutro, com fator de
potncia unitrio.
As trs topologias so apresentadas a seguir:

Co

L1

L2

L3

V1

V2

V3

Fig. 1-5 Conversor A.

Ro

11

Ro

Co

L1

L2

L3

V1

V2

V3

Fig. 1-6 Conversor B.

V1

L1

L3

L5

L2

L4

L6

V2

Co

V3

Fig. 1-7 Conversor C.

#,%
Esse captulo teve por objetivo apresentar de forma simplificada e sucinta

o conceito de fator de potncia tanto para grandezas senoidais como no senoidais.


Apresentou-se tambm o conceito de taxa de distoro harmnica, o qual muito
importante para determinar o fator de potncia real apresentado por alguma estrutura.

Ro

12

Posteriormente, a partir de uma reviso bibliogrfica, foram citados e


analisados de forma simples os retificadores trifsicos passivos, ou seja, os que no
utilizam interruptores comandados, mas somente diodos e tiristores. Observou-se,
porm, atravs de simulaes que essas topologias no atendem de forma satisfatria as
normas mais exigentes vigentes na atualidade, tais como as normas existentes para
fontes de telecomunicao.
Devido inviabilidade na utilizao dos retificadores trifsicos
convencionais para a presente aplicao, optou-se pela utilizao de retificadores
trifsicos PWM unidirecionais e sem neutro. Os quais mostram ter diversas vantagens
frente os retificadores convencionais.
Aps uma reviso bibliogrfica foram escolhidas trs topologias que se
adequavam da melhor forma para a presente aplicao.
Aps um estudo comparativo entre as trs estruturas, optou-se por aquela
que se enquadrou melhor em diversos parmetros tais como: simplicidade, robustez e
alto rendimento.

13

.
)

.(

( 3 )
4 1 $ 5. /56

Os processadores digitais de sinais so o corao de uma infinidade de


aplicaes modernas tais como telefones celulares, DVDs, telefones seguros, modems de
alta velocidade, estaes de trabalho, teleconferncia, processamento de imagem, TV
digital, instrumentao, etc. Conhecer o princpio de funcionamento dos DSPs uma
necessidade que nenhum profissional de Eletrnica deve ignorar.
O maior desenvolvimento no segmento de DSPs comeou nos anos 70,
quando se tornou possvel a fabricao de circuitos integrados de grande complexidade. Foi
naquela poca que se tornou possvel a fabricao de dispositivos em tecnologia de 3
mcrons com uma densidade de at 100.000 transistores.
Nos anos iniciais da dcada de 80 era possvel encontrar quatro tipos
diferentes de chips DSP, e em 1982 a Texas Instruments introduziu no mercado o
TMS32010.
Neste, a arquitetura Harvard, separando a memria de dados da memria de
programa j era usada, aumentando a velocidade de operao.
A partir da, dispositivos cada vez mais complexos e contendo maior
quantidade de transistores com velocidades maiores e tecnologias de maior densidade
foram criados.
Hoje, famlias de DSPs com capacidades que ascendem a Gflops j esto
disponveis, possibilitando o processamento rpido de sinais, na velocidade em que as
aplicaes modernas exigem.
Um DSP , basicamente, um tipo de microprocessador otimizado para efetuar
processamento matemtico enquanto os demais processadores so otimizados para
manipulao e gerenciamento de dados. Esta caracterstica o faz apto a trabalhar com
aplicaes que no tolerem atrasos de transporte significativos entre a aquisio, efetuao
dos clculos necessrios e devoluo da resposta digital.
A interface de ns, seres humanos, com o mundo em que vivemos feita com
base em sensores de sinais. Percebemos luz e imagens, ouvimos sons e sentimos variaes
de temperatura e em alguns casos at a umidade e a presena de certas substncias
qumicas.

14

Tomando como exemplo o som, nossos ouvidos convertem sinais que variam
continuamente no tempo em impulsos eltricos, que so enviados ao nosso crebro atravs
de nosso sistema nervoso. Os sons so sinais analgicos assim como todos os sinais que
percebemos. Na converso desses sinais para a forma eltrica, as pequenas correntes
eltricas que so enviadas ao nosso crebro ainda esto na forma analgica.
Isso significa que nosso crebro na realidade um poderoso processador de
sinais analgicos.
O que os sons, as intensidades de luz (imagens) e outras grandezas
representam e como devemos reagir sua presena so determinados depois de um
processamento analgico realizado por nosso crebro.
O trabalho com sinais analgicos, de forma semelhante quela que os sistemas
sensores dos seres humanos fazem, j foi uma tecnologia amplamente utilizada em
eletrnica.
Os sinais captados por um microfone, sons por exemplo, se precisassem ser
transformados afim de se obter algum efeito, eram enviados a circuitos que os trabalhavam
diretamente na forma analgica, como no caso dos filtros, como mostrado na Fig. 2-1.
No entanto, a eletrnica totalmente analgica tem algumas desvantagens
quando um processamento muito complexo dos sinais deve ser feito: alm de no ser
perfeita, exige muitos componentes em configuraes extremamente complexas que
encareceriam qualquer projeto.
Nos ltimos anos, todavia, a eletrnica digital evoluiu de tal maneira que
possibilitou a construo de microprocessadores extremamente poderosos em pastilhas
muito pequenas. O processamento digital tornou-se, portanto, um recurso muito poderoso
para os projetos eletrnicos.
Por que no tentar adaptar essa capacidade dos microprocessadores aos sinais
analgicos? Essa justamente a idias bsica do DSP (Processador Digital de Sinais).
Na Fig. 2-2 temos a estrutura bsica de um DSP.

15

L1

L2

C1

Entrada

Sada
L3

R1

R2
C2

L4

C3

Fig. 2-1 Componentes passivos podem ser usados para processar um sinal analgico.

Podemos enumerar algumas das vantagens provenientes do uso do controle


digital em aplicaes de eletrnica de potncia tais como:

Flexibilidade.

Facilidade na implementao de upgrades.

Facilidade na implementao de tcnicas modernas de controle.

Reduzido nmero de componentes.

Insensibilidade ao envelhecimento de componentes

Memria
de
Programa

Sinal Analgico
Conversor
A/D

Processador

Entrada
Sinal Analgico
Conversor
D/A
Sada
Fig. 2-2 O princpio de funcionamento do DSP.

16

A maioria dos DSPs construda com a estrutura denominada Harvard, a


qual mostrada na Fig. 2-3.

Memria de
Instruo

Memria de
Dados
Barramento de
Dados

Barramento de
Instruo

Processador de
Instruo

Barramento de
Instruo

Unidade de
Processamento

Fig. 2-3 Estrutura de blocos da arquitetura Harvard.

Na arquitetura Harvard dados e instrues ocupam memrias distintas e


trafegam em diferentes barramentos (ou vias). Com esta estrutura de barramento duplo, o
processador pode executar a procura (fetch), simultnea, de instrues e dados. Em
conseqncia, torna-se possvel o enfileiramento de instrues e transferncia de dados
resultando em uma elevada taxa de operaes.
Essas caractersticas podem ter vrios estgios ou nveis dependendo da
arquitetura do processador. Para otimizar a velocidade de processamento de operaes
importantes, tais como multiplicaes e deslocamentos, so efetivadas fisicamente
(hardware) ao invs de utilizar-se recursos de software.
Nos DSPs mais recentes, a velocidade de execuo ainda melhorada pela
utilizao de outras unidades independentes, vrios barramentos, bancos de registro e
memrias de duplo acesso, etc.
As operaes nos DSPs so aperfeioadas de tal forma que a maior parte das
instrues executada em um nico ciclo de operao. DSPs mais avanados podem
inclusive executar multiplicaes paralelas e operaes na unidade lgica aritmtica (ALU:

Arithmetic logic Unit) com nmeros inteiros ou no formato de ponto flutuante em apenas
um ciclo de operao. Essas operaes so usadas, freqentemente, nos algoritmos de
processamento de sinais e de controle por exemplo, nos filtros digitais, na transformada

17

rpida de Fourier e nos controladores PID. Ainda, instrues especiais so disponveis para
aumentar a velocidade de execuo do processamento de sinais e de algoritmos de controle.
Como por exemplo, tm-se instrues que fazem o DSP repetir determinada operao. A
taxa de amostragem, a freqncia de trabalho e a representao numrica so outras
caractersticas comuns aos DSPs [2].
A Fig. 2-4 mostra uma arquitetura tpica de um DSP bsico de formato em
ponto fixo. Por esta, pode-se observar algumas caractersticas dos ncleos DSP tais como:
barramentos mltiplos, arquitetura de 16 bits, registradores de 32 bits e implementao por
hardware de vrias funes (deslocadores, multiplicadores...).

Fig. 2-4 Arquitetura do ncleo DSP da famlia TMS320.

18

Os processadores usados em computadores so otimizados de modo a


gerenciar e trabalhar com bancos de dados alm de efetuar operaes relacionais em
detrimento das operaes matemticas. Isso porque a maioria das tarefas a serem
executadas so feitas em processamento off-line.
O fato do DSP estar otimizado para processamento matemtico no o impede
de efetuar tarefas de gerenciamento, o mesmo valendo para os demais processadores que
podem efetuar processamento matemtico. Apenas que, o desempenho ser mais pobre
quando comparado com um processador otimizado para aquela aplicao.

( # %% +

+!

,7 + %

8+

Nas aplicaes que envolvem DSPs, os sinais na sua grande maioria, devem
ser processados continuamente. Isto significa que medida que o sinal chega no DSP ele
deve ser imediatamente convertido para a forma digital, processado e depois devolvido
para a forma analgica, com um mnimo de perda de tempo, a no ser que na aplicao no
seja exigido isso.
Isso implica na capacidade para processar sinais em tempo real. Os circuitos
dos DSPs devem ser capazes de operar com altssima velocidade, tanto maior quanto
maior for a freqncia dos sinais que devem ser processados para que, em nenhum instante,
a informao seja perdida.
O processamento em tempo real hoje possvel graas ao desenvolvimento da
tecnologia de fabricao dos circuitos e tambm do desenvolvimento de novos algoritmos,
cada vez mais poderosos.

2.2.1.

+ %

8+

Os DSPs foram criados para trabalhar com sinais analgicos, j que, no


mundo real, todos os sinais com que nos defrontamos, tais como: sons, imagens, sinais de
sensores de velocidade, temperatura, etc, so sinais analgicos.
A tcnica para se converter um sinal analgico, cuja amplitude varia
continuamente, num sinal digital a da amostragem.
A idia bsica da amostragem pode ser entendida se analisarmos o sinal
representado pela Fig. 2-5.

19

Valores instantneos

Amplitude

2 4 6

10

15

20

Tempo

Fig. 2-5 Representao da amostragem de valores em determinados instantes de um sinal contnuo.

Este sinal, que pode ser um som, por exemplo, obtido de um transdutor de
presso ou velocidade, varia com o tempo, apresentando valores que mudam
constantemente.
No podemos representar todos os valores que o sinal assume num dado
intervalo, por exemplo, entre A e B na figura, por que eles so infinitos. As grandezas
analgicas se caracterizam justamente por isso: variam continuamente.
O que podemos fazer escolher um determinado nmero de instantes dentro
do intervalo A B e medir a amplitude do sinal em cada um deles.
Essa medida gera ento uma seqncia de valores digitais que podem ser
levados ao processador, conforme mostra a Fig. 2-6.
Entretanto, para converter um sinal analgico em uma seqncia de valores
digitais existem diversos fatores importantes a serem considerados pelo projetista.
Um primeiro fator a ser considerado a quantidade de amostras que devem
ser feitas depende da freqncia do sinal.
Se tivermos uma quantidade grande de amostragens por ciclo do sinal, no
temos problema algum. No entanto, se a freqncia do sinal for elevada e s tivermos
poucas amostras por ciclo, os problemas podem ocorrer.
No exemplo da Fig. 2-6, se tivermos um pico ou um vale do sinal entre dois
instantes em que a amostragem feita, estes picos e vales no sero detectados.

20

Representao
binria de V1
Amplitude

t2

t1

100101 | 010010 | 10010 |...


Valores enviados
sequencialmente ao
microprocessador

V1
V2

V3

t3

V4

V5

Vale

Pico
V6

t1 t2 t3

t4

t5

t6

Tempo

Fig. 2-6 - Transformao dos valores analgicos amostrados em seqncia de bits.

Uma maneira de se evitar que isso ocorra que tais picos ou vales (transies
rpidas) possam ser amostrados, fazer uma amostragem numa freqncia mais alta.
Porm, existe um limite para isso, o que se exige que se saiba qual a menor freqncia
que podemos usar na amostragem de um sinal para que a informao que ele contm no se
perca.

2.2.2.

Na verdade o primeiro teorema que permite estabelecer qual a freqncia


mnima de amostragem de um sinal deve-se a Nyquist. O teorema de Shannon afirma que,
se tivermos um sinal cuja funo que o representa no contenha nenhuma freqncia acima
de XHz , este sinal poder ser determinado completamente de for amostrado a uma
freqncia de no mnimo 2 XHz .

Essa freqncia mnima de amostragem tambm chamada como limite de Nyquist


ou freqncia de Nyquist. Realmente, ao representarmos um sinal de determinada
freqncia que seja convertido para a forma digital por amostragem muito mais
interessante levarmos em considerao a faixa de freqncias que ele ocupa no

21

espectro, ou banda de freqncias, que mostrado na


Amplitude

-fm

fm

f
(frequncia)

Fig. 2-7.
Podemos trabalhar com este sinal de forma anloga ao que se faz com um
sinal de baixa freqncia que modula um sinal de alta freqncia em amplitude. O sinal
passa a ocupar uma faixa que tem por limites a freqncia diferena e a freqncia soma
entre a portadora (freqncia de amostragem) e a modulao (freqncia do sinal que est
sendo amostrado).
Amplitude

-fm

fm

f
(frequncia)

Fig. 2-7 Espectro de freqncias de um sinal analgico.

E, exatamente como ocorre com sinais analgicos, podemos detectar nessa


representao um problema que muito importante para todos os que trabalham com
DSPs: os sinais das duas freqncias interagem, provocando batimentos que so

22

responsveis pela gerao de novos sinais que vo se espalhar por uma banda muito mais
larga de freqncias do que aquela do espectro original, conforme ilustra a Fig. 2-8.

Amplitude

-fs

-fm

fm

fs-fm

fs

fs+fm

f
(frequncia)

Fig. 2-8 Espectro amostrado Efeito do batimento dos sinais.

Esse fenmeno semelhante ao fenmeno que ocorre em um receptor de AM


comum, e que denominado de gerao de freqncias imagens. Se a freqncia de FI
desses rdios for impropriamente escolhida, ocorrem batimentos que podem fazer com que
uma mesma estao aparea em dois pontos da faixa de sintonia.
Para um DSP que precisa processar sinais que sejam amostrados e convertidos
para a forma digital, essas faixas de sinais adicionais podem engan-lo, falseando a
converso do sinal para a forma digital e, por isso, precisam ser eliminadas.
So usados ento filtros anti-falseamento (em ingls usado o nome alias,
surgindo ento o nome de filtros anti-aliasing), que cortam as faixas de frequncia que
estejam fora dos limites determinados pelo sinal e pela modulao.

2.2.3.

% , %

Ao trabalhar com DSPs o projetista precisa ter muito cuidado com o uso
desses filtros, justamente antes de fazer a converso dos sinais para a forma digital,
conforme mostra a Fig. 2-9, pois se eles deixarem passar alguma componente de sinal que
possa falsear os resultados da converso, srios problemas de funcionamento podero
ocorrer.

23

Amplitude

-2fm

-fm

fm

2fm

f
(frequncia)

Fig. 2-9 Amostrando um sinal de banda larga, problemas de falseamento podem ocorrer em 2fm.

Um filtro ideal deve ter uma resposta que permita passar somente a faixa
central de freqncias amostradas, veja a Fig. 2-10. Na prtica, entretanto, conforme o tipo
de filtro utilizado, a curva de resposta no ideal, segundo a mesma figura. O projetista
precisa ento tomar cuidado com a escolha desses filtros para que o prprio programa que
vai trabalhar depois com o sinal convertido para a forma digital no seja enganado pela
deformao indevida do sinal provocada pelo filtro.
Amplitude

Resposta
do filtro
ideal

Faixa de
frequncia do
sinal

-fm

fs

fm

f
(frequncia)

Fig. 2-10 Resposta de um filtro ideal.

! %

+: #

(;
%

Em sistemas digitais, nmeros so armazenados em palavras binrias. Uma


palavra binria uma seqncia finita de dgitos binrios (1 e 0). A maneira como os
sistemas digitais ou os programas interpretam esta seqncia de 1 e 0 denominada de tipo
de representao binria.

24

Logo, uma caracterstica importante na escolha do DSP, para uma


determinada aplicao, o tipo de representao numrica utilizada pelo processador. Os
DSPs so agrupados em duas categorias, de acordo com a Fig. 2-4, definidas pelo modo
como tratado o formato numrico.
A representao em ponto fixo caracterizada pelo ponto radix (binrio) e
pelo comprimento da palavra (16 bits, 32 bits...) O ponto radix indica o modo de como a
palavra binria escalonada. Os nmeros de ponto fixo podem, ainda, serem subdivididos
em:

Representao com sinal.

Representao sem sinal.

Representao por nmeros inteiros.

Representao por nmeros fracionrios.

A principal diferena entre os nmeros do formato ponto fixo o seu ponto


radix. Por intermdio deste que se faz o escalonamento da representao numrica. Ele

equivale a uma constante (sempre uma potncia de 2) que multiplica o valor numrico da
palavra.

DSP

ponto fixo

16 bits

24 bits

ponto flutuante

32 bits

32 bits
IEEE 754

OUTROS

Fig. 2-11 Representaes numricas comuns aos DSPs.\\

Na representao de nmeros inteiros sem sinal, o valor armazenado em um


processador de 16 bits pode tomar qualquer valor entre 0 e 65535. Similarmente, a
representao de nmeros inteiros com sinal utiliza o complemento de dois para poder

25

incluir a escala de nmeros negativos, de 32768 a 32767, neste caso o bit mais
significativo (MSB) usado para representar o sinal. Com notao fracional sem sinal e
radix 15, os 65535 nveis so divididos uniformemente entre 0 e 1. E por ltimo, a notao

fracional com sinal e radix 15 permite a representao de nmeros negativos, igualmente


espaados entre 1 e 1.
Os dados do tipo flutuante so caracterizados por um campo para a mantissa
(ou frao), um campo para o expoente e um bit de sinal. A principal norma que define
esses formatos a IEEE 754.
Os DSPs de ponto flutuante, tipicamente, usam no mnimo 32 bits para
armazenar cada valor. Isso resulta em um nmero maior de bits para a representao do que
no ponto fixo, 232 = 4.294.968.296 , passa a ser exato. Um ponto importante a ser
ressaltado sobre a notao de ponto flutuante que os nmeros representados no so
uniformemente espaados. No formato mais comum (ANSI/IEEE Std. 754-1985), o maior
e o menor nmero so 3, 4 1038 e 1,2 10-38 , respectivamente.
Aqui cabe uma ressalva. O fato do processador trabalhar com um tipo
especfico de dado (ponto fixo ou ponto flutuante) no o impede de trabalhar com o outro
tipo de formato numrico. Os DSPs de ponto fixo podem manusear dados de ponto
flutuante, somente que, isto deve ser feito por software e no mais por hardware (como nos
DSPs de ponto flutuante) o que acaba onerando a programao e o tempo de execuo.
J nos processadores de ponto flutuante o hardware est adaptado para
trabalhar com os dois formatos, porm, necessitam de um conjunto de instrues maior do
que nos processadores de ponto fixo. Isto se faz necessrio devido necessidade de se usar
contadores, laos e os prprios sinais provenientes dos ADC que trabalham com nmeros
no formato de ponto fixo tornando necessria instrues que tambm manipulem esse tipo
de dado.
A vantagem do tratamento do dado como ponto flutuante que este possui
uma melhor preciso e uma escala dinmica maior do que o equivalente em ponto fixo,
alm de no haver uma real necessidade de se preocupar com fenmenos associados ao
formato de ponto fixo, tais como, underflow, overflow e erros de arredondamento.
A principal vantagem do formato em ponto fixo est no custo. Pelo hardware
ser mais simples, seu custo, usualmente, bem menor do que o de um processador em
ponto flutuante.

26

A diferena chave entre os processadores de ponto fixo e de ponto flutuante


est ligada ao desempenho de ambos em relao a uma caracterstica: relao sinal-rudo.
A representao por palavras binrias s possvel para um nmero finito de valores. Se o
nmero no coincidir com um destes valores, este ser arredondado, inserindo, assim, o
chamado rudo de quantizao.
No formato de ponto flutuante, o espao existente entre dois nmeros
adjacentes muito menor do que aquele que h no formato de ponto fixo, ou seja, adicionase um rudo de quantizao muito maior nos processadores de ponto fixo.
Para melhorar o desempenho quanto relao sinal-rudo, os processadores de
ponto fixo usualmente trabalham com acumuladores de preciso estendida (2 a 3 vezes o
comprimento da palavra de dados) para que no haja perda na relao sinal-rudo. Esta
escala estendida, virtualmente, elimina o erro de arredondamento enquanto a acumulao
est em progresso. O nico erro de arredondamento que ocorre quando este valor
armazenado em uma memria de 16 bits.
Por ter menor rudo de quantizao, sistemas de ponto flutuante tambm so
mais fceis de serem projetados. Muitas das tcnicas DSP (processamento digital de sinais)
so baseadas na repetio de multiplicaes e adies. Em ponto fixo, a possibilidade de
overflow / underflow precisa ser considerada em cada operao. Deve-se conhecer a

amplitude dos nmeros, como os erros de quantizao so acumulados e que


escalonamento necessrio. Em comparao, estas necessidades no surgem em ponto
flutuante (com raras excees).
Nesse ponto necessrio abordar uma questo: Qual formato numrico
trabalhar? Segundo Smith [3], h alguns pontos para se considerar:
1. Verificar quantos bits so usados no ADC ou DAC. Em muitas
aplicaes, 12-14 bits o ponto de cruzamento entre o formato de
ponto fixo e o de ponto flutuante. Por exemplo, sinais de televiso e de
vdeo tipicamente usam um ADC e/ou DAC de 8 bits e a preciso de
ponto fixo aceitvel. Em contrapartida nas aplicaes de udio
profissional podem ser requeridas amostras de 20 ou 24 bits, e quase
certamente necessita-se de ponto flutuante para manusear uma larga
escala dinmica.
2. Verificar a complexidade do algoritmo a ser implementado. Se
relativamente simples, pode-se trabalhar no formato de ponto fixo; se

27

muito complicado pode-se utilizar o formato em ponto flutuante. Por


exemplo, um filtro FIR e outras operaes no domnio do tempo
somente requerem umas poucas dezenas de linhas de cdigo,
inclinando-se para a lgica de ponto fixo. Em contraste, os algoritmos
no domnio da freqncia, como um analisador de espectro e a
convoluo FFT, so muito detalhados e podem ser muito difceis de
serem escritos em lgica de ponto fixo. O tempo de desenvolvimento
pode ser reduzido utilizando-se a lgica de ponto flutuante.
3. Verificar a implicao do custo. Quando escolhe-se o formato de
ponto fixo, o custo do produto ir ser reduzido mas o custo de
desenvolvimento cresce em comparao ao formato de ponto
flutuante. De modo contrrio, o sistema de ponto flutuante ter um
ciclo de desenvolvimento mais barato, mas um produto final mais
caro.

2.3.1.

<

Uma possvel representao para um dado binrio no formato ponto-fixo


(sinalizado ou no sinalizado) ilustrada pela Fig. 2-12. O formato ponto-fixo
caracterizado pelo tamanho da palavra binria (nmero de bits) e pela posio do ponto
binrio (ou ponto radix).

bws-1

bws-2

....

b5

b4

b3

MSB

b2

b1

b0
LSB

Ponto radix
Fig. 2-12 - Representao de um nmero no formato de ponto fixo.

Na Fig. 2-12, tem-se:

bi = dgitos binrios (bits).

ws = tamanho da palavra em bits.

MSB = bit mais significativo.

LSB = bit menos significativo.

28

Ponto radix (binrio) mostrado quatro posies da direita para a


esquerda.

Os processadores, tipicamente, representam a negao de um nmero binrio


em ponto-fixo de trs maneiras: sinal-amplitude, complemento de um e complemento de
dois. Dessa forma, se um valor em ponto-fixo sinalizado ou no, um fato no codificado
explicitamente na palavra binria (no h um bit de sinal). Todavia, a informao de sinal
implcita na arquitetura do processador.
O ponto radix o meio pelo qual um nmero em ponto fixo escalonado.
na programao que se determina o ponto radix. O processador (o hardware) quando
executa suas funes matemticas usa seus circuitos lgicos que desconsideram o valor de
escalonamento. Em outras palavras, os seus circuitos lgicos desconhecem esse fator de
escala. Eles executam a lgebra de ponto fixo, sinalizada ou no, como se o ponto radix
estivesse direita de b0 . Logo, sinalizados ou no sinalizados, e a posio do ponto radix
so as principais diferenas entre os dados tipo ponto-fixo.
A faixa dinmica, considerando-se palavras de mesmo tamanho, dos nmeros
em ponto-fixo muito menor do que aquela dos nmeros em ponto flutuante. Para evitar os
transbordamentos (underflow e overflow) e minimizar os erros de quantizao, os
nmeros em ponto fixo devem ser escalonados.
Uma expresso genrica para representar um nmero em ponto-fixo o
modelo slope/bias. Slope significa que o dado ser multiplicado por uma constante
(potncia de dois) que modificar a inclinao de modo a ocupar mais convenientemente a
escala numrica do padro de bits adotado. Bias representa um offset do dado. efetuado
quando se deseja cobrir nmeros que esto fora do padro adotado. Esse esquema
matematicamente representado pela Fig. 2-3.
V V = S Q + B

Onde:

V um valor real.

V um valor aproximado.

Q um nmero inteiro que codifica V .

S = F 2 E a inclinao (slope)

(Eq.2.1)

29

B o offset (bias)

A inclinao dividida em duas partes:

2 E especifica o ponto radix. E o expoente da potncia de dois.

F a inclinao fracional. normalizado tal que 1 F 2 .

Tanto S quanto B so constantes e no representam diretamente o hardware


do processador. Trabalha-se somente com o valor quantizado Q . So usados somente para
interpretar os valores do mundo real na linguagem de ponto fixo da mquina.
Neste trabalho, utilizar-se- somente o escalonamento do ponto radix. Deste
modo:

B=0

(Eq.2.2)

F =1

(Eq.2.3)

V V = 2E Q

(Eq.2.4)

Assim:

Ou seja, o escalonamento de um nmero do mundo real definido somente


pela inclinao, ou melhor, pelo ponto radix. A representao de formato de ponto fixo
com radix 0 usada para armazenar nmeros inteiros, positivos e negativos ...-3,-2,1,0,1,2,3... Como por exemplo, pode-se analisar o caso de um processador de 16 bits. No
caso mais simples, existem 216 = 65536 . Denomina-se formato de nmeros inteiros sem
sinal. A converso entre o modelo de bits e o equivalente decimal apenas uma converso
de base (decimal para binria). A desvantagem que nmeros negativos no podem ser
representados.
Um dos modos de representar os nmeros negativos por intermdio de um

offset binrio, que similar ao formato de nmeros inteiros sem sinal, exceto que os
valores decimais so deslocados para permitir valores negativos. Deste modo, uma
representao de 16 bits pode usar um offset de 32767 resultando em uma escala de 32767
a 32768. Offset binrio no um formato padronizado e pode-se encontrar qualquer valor
de offset em uso, como 32768, por exemplo. mais usado na converso ADC ou DAC.
Outro mtodo para representao de nmeros negativos o mtodo de sinal e

amplitude. O bit mais a esquerda chamado de bit de sinal, sendo zero quando o nmero

30

for positivo e um para nmeros negativos. Isto resulta em um padro perdido, aja visto que
existem dois zeros, o zero positivo (0000h) e o zero negativo (1000h). Este esquema de
codificao resulta em nmeros de 16 bits com uma escala que varia de 32767 at 32767.
Embora sejam simples, estas representaes so de difcil implementao em
hardware. O formato mais comum para a representao de nmeros negativos o

complemento de dois. Este mtodo facilita o projeto do hardware do processador que um


circuito eletrnico que modela as funes matemticas necessrias como por exemplo,
tendo um dado A e outro B como entradas constri-se um circuito lgico que resulta na sua
sada C, tal que:

A+ B = C

(Eq.2.5)

O complemento de dois o padro utilizado para representar os nmeros


negativos nos computadores. Para entende-lo, toma-se o nmero inteiro decimal 0 (0000b).
Contando-se progressivamente, o nmero decimal simplesmente o equivalente binrio (0
= 0000b, 1 = 0001b, 2 = 0010b...). Retornando ao nmero 0 (0000b) e agora subtraindo, o
equipamento digital automaticamente conta o complemento de dois (0 =0000b, -1 = 1111b,
-2 = 1110,...).
Usando 16 bits, o complemento de dois pode representar nmeros de 32768
32767. O bit mais significativo zero se o nmero positivo ou um se o nmero
negativo. Consequentemente o bit mais significativo chamado de bit de sinal, assim como
na representao de sinal e amplitude.
Um ponto em questo no momento como efetivamente usar o que at ento
foi explanado para representao numrica em um processador, tanto de nmeros
fracionais, como inteiros, positivos ou negativos. Inicialmente, nmeros fracionais so
representados nos DSPs em um formato de ponto fixo na forma de complemento de dois.
A TITM (Texas Instruments) adota a simbologia denominada de formato Q, a qual ser
usada daqui por diante por ter-se trabalhado em um DSP desenvolvido por essa empresa.
No formato Qn, o n significa o nmero de bits direita do ponto binrio
(radix). Assim, uma palavra de 16-bits tem um bit de sinal, 15 n bits inteiros e n bits
fracionais. O nmero binrio 1100000000000001 pode ser interpretado, por exemplo, como
se segue:
Q0:

1100000000000001 = -215 + 214 + 20 = -16383

Q14:

11.00000000000001 = -21 + 20 + 2-14 = -0.9999389648438

31

Q15:

1.100000000000001 = -20 + 2-1 + 2-15 = -0.4999694824219

Q0 equivalentemente visto como uma representao padro para nmeros


inteiros positivos e negativos. Em qualquer formato Q de 16-bits, o valor mais negativo que
pode ser representado 1000000000000000b (8000h), e o valor mximo positivo
0111111111111111b (07FFFh). A Tabela 1 mostra as escalas numricas dos formatos Q.
Convm ressaltar que entre esses dois limites pode-se assumir apenas alguns estados
discretos, definidos por intervalos regulares, o que condiciona o arredondamento quando
um nmero no se enquadra a um desses estados.
Baseado na Tabela 1, pode-se escolher o formato Qn para representar o
nmero decimal. O nmero deve estar contido dentro da escala do formato adotado. Para
realizar a converso de um valor fracional positivo para o formato Qn escolhido pode-se
utilizar a seguinte frmula:

Qn = ( N d x 2 n )

(Eq.2.6)

Onde:
Qn = Nmero no formato Qn;
Nd = Nmero decimal que se deseja converter;
n = Formato do nmero representado (posio do ponto radix).

Tabela 1 Escala do formato Qn para uma palavra de 16 bits com sinal

N (Qn)

Valor mnimo

Valor mximo

-32768

32767

-16384

16383,5

-8192

8191,75

-4096

4095,875

-2048

2047,9375

-1024

1023,84375

-512

511,984375

-256

255,9296875

-128

127,87109375

32

-64

63,998046875

10

-32

31,9990234375

11

-16

15,99951171875

12

-8

7,999755859375

13

-4

3,999877929687

14

-2

1,999938964843

15

-1

0,999969482421

O resultado ainda est no formato decimal, no sendo necessrio converte-lo


aos formatos hexadecimal ou binrio, pois o Assembler o faz na compilao do programa.
Do mesmo modo para representar nmeros fracionais negativos, pode-se usar a seguinte
frmula:

Qn =

(( 2

16

N d x 2n ) + 1

(Eq.2.7)

Alternativamente, para se fazer a converso de uma palavra binria para o seu


equivalente no mundo real pode-se usar a (Eq.2.8) para o caso de um valor em ponto fixo
sem considerao de sinal e a (Eq.2.9) para um valor considerando o sinal. Deve-se notar
que usado o sistema de representao slope/bias.
~

V
~

=S

ws 1
i=0

bi 2i + B

= S bws 1 2ws 1 +

Onde:
V = um valor aproximado.
S = F x 2 E a inclinao (slope).
B = o offset (bias).
ws = o comprimento da palavra.
bi = o bit em questo da palavra.

ws 2
i =0

bi 2i + B

(Eq.2.8)

(Eq.2.9)

33

2.3.2.

A representao em ponto fixo limitada quando se trata de representar uma


escala com grandes variaes e nas quais necessrio representar nmeros muito pequenos
e extremamente grandes. Isto pode ser contornado usando-se notao cientfica, podendo
realocar, dinamicamente, o ponto radix posio mais conveniente, de modo a melhor
representar o nmero, a medida que as operaes so efetuadas.
Este um sistema mais complicado do que o esquema usado na representao
de ponto fixo. A idia bsica a mesma usada na notao cientfica, onde uma mantissa
multiplicada por 10 elevado a algum expoente. Por exemplo, 5.4321x106, 5.4321 a
mantissa e 6 o expoente. Notar que os nmeros representados na notao cientfica so
normalizados at que haja somente um nico dgito no nulo esquerda da vrgula. Isto
obtido ajustando o expoente adequadamente.
A representao em ponto flutuante similar a notao cientfica, exceto que
apresentada na base 2, ao invs da base 10. A forma de representar dada pela (Eq.2.10).
~

= f 2 e

(Eq.2.10)

Embora haja formatos similares em uso, o mais comum o ANSI/IEEE Std.


754-1985. Este padro define o formato de nmeros de 32 bits chamados de preciso
simples, assim como os nmeros de 64 bits, chamados de dupla preciso. Os 32 bits usados
na preciso simples so divididos em trs grupos separados: bits 0 at 22 formam a
mantissa, bits 23 at 30 formam o expoente, e o bit 31 o bit de sinal. Esses bits formam
nmeros no formato de ponto flutuante, v, dado pela seguinte relao:
v = (1) S M 2 E 127

(Eq.2.11)

O termo (-1)S, simplesmente significa o bit de sinal, S zero para nmeros


positivos e um para nmeros negativos. A varivel, E, um nmero entre 0 e 255
representando os oito bits do expoente. Subtraindo 127 deste nmero, permite que o
expoente varie de 127 a 128. A mantissa, M, formada de 23 bits como uma frao
binria.
Usando este esquema, o maior e o menor nmero representveis so,
respectivamente: 6,8 1038 e 5,9 1039 . O padro IEEE reduz esta escala para
permitir que determinados padres obtenham significados especiais. Em particular o maior

34

e o menor nmero permitidos so: 3,4 1038 e 1,2 10-39 , respectivamente. Os padres
no usados permitem trs casos especiais de classes de nmeros:
1. 0 definido como todos os bits da mantissa e do expoente sendo
zeros.
2. definido como todos os bits da mantissa sendo zeros e todos os
bits do expoente sendo uns.
3. Um grupo de nmeros muito pequenos no normalizados entre
1,2 10-38 e 1,4 10-45 . Estes so nmeros de menor preciso
obtidos pela remoo da restrio de que o primeiro dgito da mantissa
seja um. Alm dessas trs classes especiais, h o modelo de bits que
no dado nenhum significado, comumente referidos como NANs
(not a number).
O padro IEEE para dupla preciso simplesmente adiciona mais bits, tanto
para a mantissa quanto para o expoente. Dos 64 bits usados para armazenar o nmero com
dupla preciso, os bits de 0 51 so a mantissa, os bits de 52 a 62 so o expoente e o bit 63
o bit de sinal. Como antes, a mantissa est entre 1 e 2. O expoente de 11 bits forma um
nmero entre 0 e 2047, com um offset de 1023, permitindo expoentes de 1023 1024. O
maior nmero representvel e o menor nmero representvel so respectivamente:
1,8 10308 e 2, 2 10308 .

+,

1 $5

A famlia TMS320 constitui-se de processadores digitais de sinais (DSP) de


ponto-fixo, ponto-flutuante e de multiprocessamento e, ainda, de DSPs controladores de
ponto-fixo. Os DSPs dessa famlia possuem uma arquitetura projetada especificamente
para o processamento de sinais em tempo real.
A srie de DSPs 240x combinam o processamento em tempo real com o
controle de perifricos para criar solues para aplicaes em sistemas de controle.
Atualmente, a famlia TMS320 formada pelas seguintes geraes: C1x,
C2x, C24x, C5x, C54x e C6x (DSPs de ponto fixo), C3x e C4x (DSPs de ponto
flutuante) e C8x (DSP de multiprocessamento).

35

Dispositivos de uma mesma gerao, desta famlia, possuem a mesma


estrutura nuclear, todavia apresentam configuraes diferentes para suas memrias e
perifricos. Essas geraes so divididas em trs classes, que so:

1. Plataforma TMS320C6000 Alta performance DSPs com maior


capacidade de processamento, disponveis atualmente at 1,1 GHz.

2. Plataforma TMS320C5000 Baixo consumo Dispositivos mais


eficientes, com consumos que atingem at 0,9V e 0,05 mW/MIPS e
com performances de at 800 MIPS. Ideal para aplicaes em produtos
portteis.

3. Plataforma TMS320C2000 Controle Digital Otimizado Para


solues em controle digital.

2.4.1.

1 $ 5. /56

O TMS320LF2407 um controlador DSP de ponto fixo de 16 bits pertencente


plataforma C2000. Apresenta vrios perifricos avanados, otimizados para o uso em
controle digital. As principais caractersticas desse componente so:

Alta performance, tecnologia CMOS esttica;


Instrues de 30ns (menor tempo de execuo);

Dois mdulos gerenciadores de eventos (EVA e EVB). Cada um


inclui:
Dois Timers de 16-bits de uso geral;
Oito canis de modulao de largura de pulso, com 16-bits cada;
Uma unidade de programao de tempo morto (deadtime);
Trs mdulos de captura;
Converso analgica-digital sincronizada

Interface para memria externa;


192K palavras x 16-bits de memria total; 64K de programa;
64K de dados e 64K de I/O;

Mdulo temporizador watchdog;

Conversor analgico-digital de 16 bits (ADC);


8 ou 16 canais de entrada multiplexados;
tempo mnimo de converso de 500ns;

36

Um mdulo controlador de rede local (Controler rea Network);

Interface de comunicao serial (SCI);

Mdulo de interface perifrica serial (SPI);

Pulsos de clock do sistema baseado em um mdulo PLL;

40 pinos individualmente programveis e de uso genrico I/O (GPIO);

5 interrupes externas (Falha de alimentao, reset e duas


interrupes mascarveis);

Trs modos de operao de baixo consumo;

Memria:
32K palavras x 16-bits of flash EEPROM ;
2,5K palavras x 16-bits de Dados/Programa;
544 palavras de memria de duplo acesso (DARAM);
2K palavras de memria de acesso simples (SARAM);

A arquitetura interna baseada no modelo Harvard modificado, a qual suporta


uma estrutura de barramentos prprios (separados) para os espaos de dados e de
programas. Um terceiro espao, para os perifricos de entrada e de sada, disponvel. Eles
so acessveis atravs do barramento de interface externa.
Para manusear e suportar todos os perifricos necessrio um outro
barramento, o barramento de perifricos. Ele mapeado no espao de dados e faz interface
como o barramento de dados atravs do mdulo especial sistema-interface. Desta forma
todas as instrues que atuam sobre o espao de dados tambm o fazem sobe todos os
registros dos perifricos.
Espaos separados de dados e programas permitem acesso simultneo s
instrues de programa e aos dados. Exemplificando: enquanto um dado multiplicado,
um produto precedente pode ser adicionado ao acumulador, e ao mesmo tempo, um novo
endereo pode ser gerado. Este paralelismo permite que um conjunto de operaes
aritmticas, lgicas e de manipulao de bits possa ser efetivado em apenas um ciclo de
mquina. O processador inclui, tambm, mecanismos de gerenciamento de interrupes, de
repetio de operaes e de chamadas de funes e subrotinas.

37

2.4.2.

' %

4
Conforme vimos, existe uma relao muito importante a ser mantida entre a
freqncia de um sinal que est entrando num DSP e a freqncia com que a amostragem
deve ser feita.
Um sinal nunca puro (senoidal), mas sim formado por harmnicas que se
estendem a valores muito elevados antes de sua amplitude se tornar desprezvel. Se a
freqncia do sinal se aproximar da freqncia de amostragem, ou ainda se uma
componente harmnica se aproximar dessa freqncia de amostragem podero ocorrer
problemas (alias) que iro afetar o funcionamento do dispositivo, pois o processador poder
ser enganado vendo no sinal uma forma de onda que ele na realidade no tem, conforme
sugere a Fig. 2-13.
Isto significa que entre o circuito de amostragem e a entrada devem ser
colocados filtros ante-engano (anti-aliasing) para evitar que transies muito rpidas do
sinal (que possam estar presentes e ser interpretadas de forma errnea pelo circuito venham
a ocorrer).
A idia bsica colocar na entrada do DSP um filtro que deixe passar somente
os sinais de freqncia que estejam abaixo do limite que possa causar erros, que conforme
vimos metade da freqncia de amostragem (limite de Nyquist), veja a Fig. 2-14.

Amostragem

Fig. 2-13 Ambigidade de freqncia Como a amostragem pode levar a uma falsa idia de um sinal
real.

Assim na entrado do DSP, o primeiro bloco importante que encontramos


justamente o filtro anti-aliasing, que evita que sinais de freqncia acima do limite de

38

Nyquist passam passar causando problemas de interpretao pelo circuito na hora da


amostragem.

Filtro
Reteno

Amostragem
(Passa-Baixas)

Fig. 2-14 O filtro anti-aliasing (passa-baixas).

>4 + %

8+

O bloco seguinte que encontramos na entrada do DSP e que j faz parte do


A/D o que faz amostragem do sinal de acordo com o que estudamos na sesso anterior.
A maneira mais simples de se amostrar um sinal empregando um circuito
que mostrado na Fig. 2-15, denominado em Ingls de Sample and hold (amostragem e
reteno), e que funciona da seguinte maneira.

Sinal

Amplificador
Operacional

FET

Entrada

C
Clock

Amostragem

Reteno

Fig. 2-15 Circuito de amostragem e reteno (Sample and Hold).

39

Um transistor de efeito de campo chaveado por um oscilador retangular que


gera a frequncia de amostragem. Cada vez que o transistor conduz e leva o capacitor C a
carregar-se com a tenso do circuito de entrada naquele momento, ou seja, carrega o
capacitor com a tenso instantnea do sinal que deve ser amostrada.
Essa tenso ento mantida no capacitor at a amostragem posterior; dando
tempo ao bloco seguinte, que o circuito de manuteno, de manter esta tenso na sada
pelo tempo necessrio ao processamento que vem depois.
O prximo passo na operao do DSP converter os valores da sada do
circuito de amostragem e manuteno numa forma que o microprocessador possa usar, ou
seja, a forma digital.

#4?

Os valores instantneos da tenso do sinal de entrada que so obtidos na sada


do circuito de amostragem e reteno precisam ser convertidos para a forma digital. Este
processo recebe o nome de quantizao.
Neste ponto importante ressaltar que aquilo que o DSP pode fazer com o
sinal depender justamente da preciso com que a quantizao feita.
A representao dos valores instantneos amostrados pelos circuitos anteriores
depende do nvel de quantizao realizado, ou seja, de quantos bits so usados para
representar cada valor amostrado.
Desta forma, se usarmos 2 bits teremos uma preciso menor do que se
usssemos 4 bits para fazer a quantizao. No caso do TMS320LF2407 so usados 10 bits
para se efetuar a converso.
Lembramos que est uma desvantagem de se operar com sinais na forma
digital, pois sua representao somente pode ser feita na forma de degraus cuja altura ir
determinar o grau de preciso. Quanto maior o nmero de degraus que possa ser usado,
maior ser a preciso no valor analgico que representado na forma digital.

4 =
O prximo bloco a ser estudado o conversor analgico-digital que,
justamente tem por funo levar o sinal da sada do circuito de amostragem quantizao.
Existem diversas tecnologias que podem ser empregadas para se fazer a
converso de um tenso analgica em um sinal digital.

40

No caso do DSP TMS320LF2407 da Texas Instruments a tecnologia adotada


a de aproximaes sucessivas. Este ser, portanto, o conversor objeto de nossa
explanao.
Diferente do TMS320F240, o TMS320LF2407 possui somente um conversor
A/D e um nico circuito de amostragem e reteno. Este perifrico funciona como se
tivesse dois conversores, ADC1 e ADC2, mas como dito possui apenas um. Esta medida
tomada para garantir o mnimo de modificaes em relao aos controladores com dois
conversores A/D. Deste modo o TMS320LF2407 apresenta os mesmos registradores, o que
faz com que a programao desse perifrico equivale a do TMS320F240 e permita a
converso (quase simultnea) de dois sinais analgicos. O tempo mnimo de converso de
500ns a freqncia de 40MHz. Tenses de referncia interna e externa podem ser usadas.
Possui 16 entradas analgicas multiplexadas. Tambm permite a diviso dos pulsos de
clock e gera interrupes (com prioridade programada) quando termina a converso de um
sinal. Pode operar em converso contnua ou converso simples.
O A/D por aproximaes sucessivas relativamente simples e barato, produz
uma sada de n bits quando n ciclos de clock so aplicados ao circuito.
Na Fig. 2-16 observamos um diagrama de blocos que representa este tipo de
conversor e por onde faremos a anlise de seu funcionamento.
O sinal aplicado entrada retido pelo circuito de amostragem e reteno,
aplicado entrada do comparador e ao mesmo tempo dispara o circuito de clock do setor
de converso digital.
Ao iniciar a converso, o registrador de aproximaes sucessivas comea
colocando em 1 o bit mais significativo (MSB) da sada, aplicando este sinal ao conversor
D/A.
Se com este procedimento, a tenso aplicada pelo conversor D/A entrada de
referncia do comparador for maior que a de entrada, isto sinal que o valor que este bit
representa maior que aquele que se deseja converter.

41

Clock

Sinal
-

Entrada
+

Registrador de
Aproximaes
Sucessivas

Buffers
de sada

Amostragem e
Reteno

Sada
Digital

Conversor
D/A

Fig. 2-16 Conversor A/D de aproximao sucessiva.

O comparador informa isso ao registro de aproximaes, que ento volta o


MSB a zero e coloca o bit que o segue imediatamente em 1. Uma nova comparao feita.
Se agora o valor da tenso for menor que a de entrada, este bit mantido, e testa-se o
seguinte, colocando-se em 1. Se novamente o valor for ultrapassado, o comparador informa
isso ao registro e o bit volta a zero, passando o seguinte a 1, que testado.
Quando todos os bits forem testados, teremos na sada do registro um valor
binrio muito prximo do desejado, dependendo da resoluo do circuito.
Testando todos os bits desta forma, a converso torna-se muito rpida, j que
no preciso esperar ata a contagem final.
A Fig. 2-17 apresenta o diagrama de blocos funcional do conversor analgicodigital. Pode-se perceber a existncia de 16 entradas analgicas multiplexadas e de 16
registradores armazenadores dos resultados de converso.

42

Entradas
Analgicas
Reg. Result0
Reg. Result1

ADCIN00

.
.
.
ADCIN07
Mux
ADCIN08

Conversor A/D
10 bits
(500 ns)

Reg. Result7
Reg. Result8
.
.
.

ADCIN15

Reg. Result15

Registradores de Controle do A/D

Fig. 2-17 Diagrama de blocos do mdulo ADC do TMS320LF2407.

#,%

Este captulo teve como objetivo relatar alguns pontos importantes a respeito
do DSP utilizado no projeto, objetivando compreender melhor os aspectos relativos
tecnologia e s possibilidades oferecidas pelos microcontroladores modernos.
Foi feita uma introduo mostrando um pouco a respeito da histria, das
tecnologias existentes e arquiteturas presentes nas famlias de microprocessadores atuais.
Mostrou-se, tambm, aspectos relativos amostragem de sinais, visando obter
uma melhor idia a respeito de processos amostrados, de extrema importncia para a
elaborao do controle digital. Bem como um pequeno embasamento a respeito de filtros
anti-aliasing, utilizados para se evitar a superposio dos espectros de freqncia, inerentes
ao efeito da amostragem.
Ao decorrer do captulo tambm foram abordadas as formas de representao
numricas existentes em microcontroladores, tanto de ponto fixo como de ponto flutuante,

43

fator de extrema importncia para entender as manipulaes matemticas existentes no


microcontrolador.
Os perifricos do microcontrolador TMS320LF2407 foram abordados de
forma a se obter mais entendimento a respeito das potencialidades oferecidas pelo
dispositivo. Em especial se deu ateno ao conversor A/D, visando um melhor
compreenso da sua estrutura, importante para o entendimento da amostragem de sinais
atravs do microcontrolador em estudo.

44

(
?A

B1

.
A

$
A topologia escolhida para o presente estudo, a qual foi introduzida no
captulo 1, foi primeiramente apresentada em [4]. Neste captulo ser apresentado de forma
bastante sucinta tanto as etapas de operao quanto o equacionamento do conversor, o qual
compreende a obteno das funes de transferncia (de corrente e tenso) e estratgia de
controle.
Ao final do captulo ser dado como exemplo o clculo completo dos
controladores do conversor, assim como a apresentao dos resultados obtidos atravs de
simulao numrica.
Cabe lembrar que tal conversor j foi estudado em [1], no cabendo na
presente dissertao um estudo aprofundado sobre o mesmo.
A estrutura do conversor proposto apresentada na Fig. 3-1.

D11
D13

D21

D15

D31

D23

D25

D33

D35

D24

D26

D34

D36

Co
D14

D16
D12

D32

D22

L1

L2

L3

V1

V2

V3

Fig. 3-1 Circuito proposto para o conversor CA-CC trifsico unidirecional sem neutro.

Ro

45

% !,
C8# %

Analisando o conversor apresentado na Fig. 3-1, pode-se observar que este


apresenta um funcionamento simtrico, apesar de distinto, para cada um dos 6 setores de
60 graus presentes dentro de um perodo da rede, definidas pela fase que apresenta a maior
corrente em mdulo no presente instante.
Assim sendo, toda a anlise do conversor poder ser feita para apenas um
setor e depois estendida para os demais setores, compreendendo ento todo o perodo da
rede, isso possibilita uma anlise mais simples do conversor em questo.
Considerando que as correntes tenham o formato senoidal (o mesmo das
tenses) e escolhendo-se o setor para se efetuar a anlise como aquele definido como
60 t 120 , chegamos a algumas concluses.
Primeiramente, definindo as tenses de alimentao (de fase) como sendo:

V1 (t ) = VP sen( t )
V2 (t ) = VP sen( t 120)

(Eq.3.1)

V3 (t ) = VP sen( t + 120)
Porm, no setor em anlise, temos que:

V1 (t ) > 0
V2 (t ) < 0

(Eq.3.2)

V3 (t ) < 0
Para determinar qual a corrente maior em mdulo no setor em estudo,
poderemos considerar trs instantes distintos.
p/ t = 60
(Eq.3.3)
3
VP
2
3
V2 (t ) =
VP
2
V3 (t ) = 0
V1 (t ) =

46

p/ t = 90
(Eq.3.4)
V1 (t ) = VP
V2 (t ) = V3 (t ) =

VP
2

p/ t = 120
(Eq.3.5)
3
VP
2
V2 (t ) = 0
V1 (t ) =

V3 (t ) =

3
VP
2

Assim, atravs deste equacionamento, sabendo-se que as correntes so


espelhos das tenses podemos concluir que a corrente I1 (t ) a que apresenta maior valor
em mdulo neste setor. Alm disso, ser adotada a hiptese de que a tenso de sada deve
ser maior que a mxima tenso de entrada de linha ( VO 3 VP ), fato este de extrema
importncia para o correto funcionamento do conversor e que poder ser encontrada em
maiores detalhes em [1].
Observa-se tambm que o conversor, apresentado na Fig. 3-1, apresenta trs
interruptores comandveis (um por brao), cada um com dois estados possveis (bloqueio
ou conduo), possibilitando-se, assim, a existncia de oito estados topolgicos:
N .E.T = N .E.T .I N .I = 23 = 8

(Eq.3.6)

Onde:
N.E.T = Nmero de estados topolgicos possveis para o conversor;
N.E.T.I = Nmero de estados topolgicos de cada interruptor.
N.I = Nmero de interruptores.
Desta forma, um estudo simplificado do conversor, englobando as etapas de
funcionamento bem como os respectivos estados topolgicos analisados a seguir.

47

Fig. 3-2 Primeiro estado topolgico, S1=fechado, S2=fechado, S3=fechado.

Fig. 3-3 - Segundo estado topolgico, S1=fechado, S2=fechado, S3=aberto.

Fig. 3-4 - Terceiro estado topolgico, S1=fechado, S2=aberto, S3=fechado.

48

Fig. 3-5 - Quarto estado topolgico, S1=fechado, S2=aberto, S3=aberto.

Fig. 3-6 Quinto estado topolgico, S1=aberto, S2=aberto, S3=fechado.

Fig. 3-7 - Sexto estado topolgico, S1=aberto, S2=fechado, S3=fechado.

49

Fig. 3-8 - Stimo estado topolgico, S1=aberto, S2=fechado, S3=aberto.

Fig. 3-9 - Oitavo estado topolgico, S1=aberto, S2=aberto, S3=aberto.

3.2.1.

&,%
4( +

%%
%

% !,
C8# %
!,
C8#

Analisando a Fig. 3-2 observarmos que:


V1 (t ) VL1 (t ) = V2 (t ) VL 2 (t ) = V3 (t ) VL3 (t )

(Eq.3.7)

Alm disso, por se tratar de um retificador trifsico, equilibrado e sem neutro,


sabemos que:

V1 (t ) + V2 (t ) + V3 (t ) = 0
I1 (t ) + I 2 (t ) + I 3 (t ) = 0

(Eq.3.8)

50

Ser

ento

considerado,

para

facilitar

equacionamento,

que

L1 = L2 = L3 = L , desta forma, a partir da (Eq.3.8), tem-se:


dI L1 (t ) dI L 2 (t ) dI L 3 (t )
+
+
=0
dt
dt
dt

(Eq.3.9)

Multiplicando ambos os lados da (Eq.3.9) por L, obtemos:


L

dI (t )
dI L1 (t )
dI (t )
+ L L 2 + L L3 = 0
dt
dt
dt

(Eq.3.10)

Da (Eq.3.10) decorre que:


VL1 + VL 2 + VL3 = 0

(Eq.3.11)

Assim, substituindo a (Eq.3.11) na (Eq.3.7) e resolvendo o sistema obtm-se:

VL1 (t ) = V1 (t )
VL 2 (t ) = V2 (t )

(Eq.3.12)

VL 3 (t ) = V3 (t )

>4

!,
C8#

Analisando a Fig. 3-3 podemos observar que:


V1 (t ) VL1 (t ) = V2 (t ) VL 2 (t ) = V3 (t ) + VO (t ) VL 3 (t )

(Eq.3.13)

Obtm-se ento:
VO (t )
3
V (t )
VL 2 (t ) = V2 (t ) O
3
2
VL 3 (t ) = V3 (t ) + VO (t )
3

VL1 (t ) = V1 (t )

(Eq.3.14)

51

#4

!,
C8#

Analisando o estado topolgico apresentado na Fig. 3-4 podemos observar


que:
V1 (t ) VL1 (t ) = V2 (t ) + VO (t ) VL 2 (t ) = V3 (t ) VL 3 (t )

(Eq.3.15)

Obtm-se ento:
VO (t )
3
2
VL 2 (t ) = V2 (t ) + VO (t )
3
V (t )
VL 3 (t ) = V3 (t ) O
3

VL1 (t ) = V1 (t )

4?

(Eq.3.16)

!,
C8#

Analisando a Fig. 3-5 percebemos que:


V1 (t ) VL1 (t ) = V2 (t ) + VO (t ) VL 2 (t ) = V3 (t ) + VO (t ) VL 3 (t )

(Eq.3.17)

Obtm-se ento:

2
VL1 (t ) = V1 (t ) VO (t )
3
V (t )
VL 2 (t ) = V2 (t ) + O
3
VO (t )
VL 3 (t ) = V3 (t ) +
3

4?

(Eq.3.18)

!,
C8#

Analisando-se Fig. 3-6 podemos observar que:


V1 (t ) VL1 (t ) = V2 (t ) + VO (t ) VL 2 (t ) = V3 (t ) + VO (t ) VL 3 (t )
Obtm-se ento:

(Eq.3.19)

52

2
VL1 (t ) = V1 (t ) VO (t )
3
V (t )
VL 2 (t ) = V2 (t ) + O
3
V (t )
VL 3 (t ) = V3 (t ) + O
3

<

(Eq.3.20)

!,
C8#

Analisando-se Fig. 3-7 observamos que:


V1 (t ) VL1 (t ) = V2 (t ) + VO (t ) VL 2 (t ) = V3 (t ) + VO (t ) VL 3 (t )

(Eq.3.21)

Obtm-se ento:
2
VL1 (t ) = V1 (t ) VO (t )
3
V (t )
VL 2 (t ) = V2 (t ) + O
3
V (t )
VL 3 (t ) = V3 (t ) + O
3

84 : +

(Eq.3.22)

!,
C8#

Analisando-se a Fig. 3-8 percebemos que:


V1 (t ) VL1 (t ) = V2 (t ) + VO (t ) VL 2 (t ) = V3 (t ) + VO (t ) VL 3 (t )

(Eq.3.23)

Obtm-se ento:
2
VL1 (t ) = V1 (t ) VO (t )
3
V (t )
VL 2 (t ) = V2 (t ) + O
3
V (t )
VL 3 (t ) = V3 (t ) + O
3

94

'

!,
C8#

Analisando-se a figura Fig. 3-9 podemos observar que:

(Eq.3.24)

53

V1 (t ) VL1 (t ) = V2 (t ) + VO (t ) VL 2 (t ) = V3 (t ) + VO (t ) VL 3 (t )

(Eq.3.25)

Obtm-se ento:
2
VL1 (t ) = V1 (t ) VO (t )
3
V (t )
VL 2 (t ) = V2 (t ) + O
3
VO (t )
VL 3 (t ) = V3 (t ) +
3

$$
3.3.1.

D #
%

(Eq.3.26)

+
:8

A partir da anlise feita no item 3.2, percebe-se a existncia de apenas quatro


estados topolgicos distintos, apesar de haver oito possveis combinaes de estados
topolgicos de interruptores.
Essa limitao no nmero de estados topolgicos era de se esperar,
exatamente pela ausncia do neutro na presente estrutura, o que gera uma restrio imposta
por: I1 (t ) + I 2 (t ) + I 3 (t ) = 0 , ou seja, uma corrente sempre ser linearmente dependente das
outras duas correntes, de forma que se pode atuar somente sobre duas correntes de cada
vez.
Desta forma, a estratgia de controle sugerida mantm fechado o interruptor
correspondente fase que apresenta a maior corrente em mdulo, comandando-se apenas
dois interruptores de cada vez e controlando-se as suas respectivas correntes.
Utilizando-se esta estratgia, o conversor proposto apresentado na Fig. 3-1
pode ser representado, dentro do setor analisado, pelo modelo equivalente mostrado na Fig.
3-1. Tambm podem ser obtidos circuitos equivalentes para os demais setores de forma
anloga.

54

Vo(t)
Co

D1

Ro

D2

Io(t)
S2

S3

L1

L2

L3

V1(t)

V2(t)

V3(t)

Fig. 3-10 Circuito equivalente do conversor apresentado na Fig. 3-1.

$/

>

E%

% "#

O equacionamento apresentado a seguir ser efetuado a partir do circuito


equivalente da Fig. 3-10.
Considerando-se que as correntes sejam espelho das tenses, temos que:

I1 (t ) = I P sen( t )
I1 (t ) = I P sen( t 120)

(Eq.3.27)

I1 (t ) = I P sen( t + 120)
Desta forma, a potncia de entrada definida por:

PIN = VP I P ( sen 2 ( t ) + sen 2 ( t 120) + sen 2 ( t + 120))

(Eq.3.28)

Aplicando-se as identidades trigonomtricas adequadas, obtemos:


PIN =
Como Po = PIN , temos que:

3 VP I P
2

(Eq.3.29)

55

IP =

2 Po
3 VP

(Eq.3.30)

Onde representa o rendimento total da estrutura. Ento, a partir do circuito


da Fig. 3-10, lembrando que D2 (t ) e D3 (t ) representam as razes cclicas dos interruptores
S 2 e S3 respectivamente. Assim, analisando a Fig. 3-10, podemos escrever as seguintes
equaes:
V1 (t ) VL1 (t ) [1 D2 (t ) ] VO (t ) + VL 2 (t ) V2 (t ) = 0

V1 (t ) VL1 (t ) [1 D`3 (t ) ] VO (t ) + VL 3 (t ) V3 (t ) = 0

(Eq.3.31)

Alm disso, sabendo-se que a estrutura trifsica, equilibrada e sem neutro,


temos que:

V1 (t ) + V2 (t ) + V3 (t ) = 0
I L1 (t ) + I L 2 (t ) + I L 3 (t ) = 0

(Eq.3.32)

VL1 (t ) + VL 2 (t ) + VL 3 (t ) = 0
Resolvendo o sistema de Equaes composto pela (Eq.3.31) e pela (Eq.3.32),
se obtm:
3 V2 (t ) 3 VL 2 (t ) 2 D2 (t ) VO (t ) + [1 + D3 (t )] VO (t ) = 0
3 V3 (t ) 3 VL 3 (t ) 2 D3 (t ) VO (t ) + [1 + D2 (t )] VO (t ) = 0

3.4.1.

>

(Eq.3.33)

% " # I ( s ) / D( s )

Para simplificar a anlise e a conseqente obteno da funo de


transferncia, tanto o interruptor S1 quanto o interruptor S 2 sero substitudos por fontes
controladas de tenso. Considerando-se ainda que a tenso sobre elas corresponde ao valor
mdio em um perodo de chaveamento, ou seja, desprezar-se-o as componentes
harmnicas de altssima freqncia. Tambm a tenso de sada VO (t ) ser considerada
constante e de valor VO , tudo isso sendo feito para se facilitar a anlise.
Assim, as tenses mdias sobre os interruptores, em um perodo de
chaveamento so dadas por:

56

VS 2 (t ) = [1 D2 (t ) ] VO
VS 3 (t ) = [1 D3 (t )] VO

(Eq.3.34)

Ento, a partir da (Eq.3.33), temos que:

dI 2 (t )
2 D2 (t ) VO + [1 + D3 (t )] VO (t ) = 0
dt
dI (t )
3 V3 (t ) 3 L 3 2 D3 (t ) VO + [1 + D2 (t )] VO (t ) = 0
dt
3 V2 (t ) 3 L

(Eq.3.35)

Desta forma, para se obter a funo de transferncia da tenso em relao


razo cclica, adicionam-se pequenas perturbaes em torno do ponto de operao das
variveis de interesse, da seguinte forma:

I L 2 (t ) = I L 2 + iL 2 (t )
I L 3 (t ) = I L 3 + iL 3 (t )
D2 (t ) = D2 + d 2 (t )

(Eq.3.36)

D3 (t ) = D3 + d 3 (t )
Assim, substituindo a (Eq.3.36) na (Eq.3.35) e considerando apenas as
perturbaes, resulta:
di2 (t )
2 d 2 (t ) VO = 0
dt
di (t )
3 L 3 2 d3 (t ) VO = 0
dt
3 L

(Eq.3.37)

Aplicando a transformada de Laplace (Eq.3.37), obtemos a seguinte


expresso:

3 L s i2 ( s ) 2 d 2 ( s ) VO = 0
3 L s i3 ( s) 2 d3 ( s) VO = 0
Resolvendo a (Eq.3.38), resulta:

(Eq.3.38)

57

2 VO
i2 ( s )
=
d 2 (s)
3 s L

(Eq.3.39)

i3 ( s )
2 VO
=
d3 (s)
3 s L

O sinal negativo presente na (Eq.3.39) deve ser interpretado. Se a anlise for


efetuada em um setor onde a maior corrente em mdulo negativa, o sinal da funo de
transferncia da (Eq.3.39) mudar. Portanto o controle se dar sobre os mdulos das
funes de transferncia, de modo a no haver mudana de sinal da funo de transferncia
de maneira a no acarretar problemas na hora de se projetar o controle.
Deve-se observar tambm que a funo de transferncia envolvendo a
corrente da fase um tem a mesma forma que a apresentada pelas fases dois e trs, sendo
necessrio, porm, para a obteno da funo de transferncia, desenvolver uma anlise
semelhante efetuada no item 3.2, considerando-se desta vez a maior corrente em mdulo
como sendo a da fase dois ou trs.
Desta forma, a funo de transferncia genrica obtida atravs da anlise
realizada do item 3.2 ao item 3.4 dada por:,
2 VO
I (s)
=
D( s ) 3 s L

3.4.2.

(Eq.3.40)

% " # V ( s) / I ( s )

>

Sabendo que:

PO = PIN
PO =

VO 2
RO

(Eq.3.41)

Assim, substituindo a (Eq.3.41) na (Eq.3.29), obtemos:


VO =

3 VP I P RO
2

(Eq.3.42)

Portanto, a partir da (Eq.3.42) e sabendo que todos os termos so constantes,


excetuando-se I P , conclumos que o controle da tenso de sada pode ser feito atravs da
corrente de pico de entrada.

58

Assim, ser necessrio encontrar a funo de transferncia que expressa a


relao entre a tenso de sada e a corrente de pico de entrada.
Sabendo que a corrente I O (t ) (ver Fig. 3-10) diretamente proporcional s
correntes de pico de entrada. Podemos escrever:
I O (t ) = CO

dVO (t ) VO
+
dt
RO

(Eq.3.43)

Aplicando a transformada de Laplace (Eq.3.43), implica em:

CO s VO ( s ) +

VO ( s )
= IO (s)
RO

VO ( s )
RO
=
I O ( s ) 1 + s RO CO

(Eq.3.44)

(Eq.3.45)

Ou, de forma mais genrica:

VO ( s )
=
I O (s)

VO 2
PO
V 2 CO
1+ s O
PO

(Eq.3.46)

Sabendo que a malha de tenso apenas controlar a amplitude das correntes de


entrada, e sabendo-se que:

I O (t ) =

PO
VO

I O (t ) =

2 VP I P (t )
3 VO

(Eq.3.47)

Substituindo a (Eq.3.47) na (Eq.3.46), obtemos:


2 VO 3
VO ( s )
3 VP PO
=
I P ( s)
V 2 CO
1+ s O
PO

2 VO 3
3 VP PO
V ( s)
=
I ( s)
V 2 CO
1+ s O
PO

(Eq.3.48)

Que nos d a funo de transferncia necessria para o projeto do controlador


de tenso.

59

$2

< +!,

3.5.1.

! F
,8

%#

! F

A partir do equacionamento apresentado do item 3.2 ao item 3.4, a estratgia


de controle proposta pode ser observada na Fig. 3-11.
Pode-se observar ento que o sistema de controle proposto utiliza trs malhas
de corrente e uma de tenso. Os controladores de corrente so projetados como se atuassem
de forma independente, sendo que a amplitude da referncia de corrente dada pelo
controlador de tenso.

Sensor de
tenso
VO(t)

Referncia
de tenso
Sensor I2(t)
Corrente

Sensor I1(t)
Corrente
Sensor
Tenso

+-

Sensor
Tenso

+-

V1(t)

Sensor I3(t)
Corrente
+-

V2(t)

Controlador
de tenso

Sensor
Tenso
V3(t)
Detector
de valor
eficaz

I1_ref +

Controlador
Corrente
D1(t)
Modulao
PWM

I2_ref +

I3_ref

Controlador
Corrente

D2(t)

D3(t)

Controlador
Corrente

Modulao
PWM

++

Modulao
PWM

Fig. 3-11 Arquitetura proposta para o sistema de controle do conversor em anlise.

z=

y
x2
z

60

3.5.2.

( F

A partir da arquitetura do sistema de controle apresentada no item 3.5.1, podese elaborar um diagrama de blocos de forma a facilitar a visualizao do sistema de
controle como um todo. Tal representao equivalente mostrada na Fig. 3-12.

Referncia
de Corrente

Vo_ref +

Vo_erro

Controlador
de Tenso

I_ref +

I_erro
-

Controlador
de Corrente

Planta

I (s )
D (s )

Planta

V ( s)
I ( s)

Vo

Ganho Amostragem
de Corrente

Ganho Amostragem
de Tenso

Fig. 3-12 Diagrama de blocos da arquitetura do sistema de controle apresentada na Fig. 3-1.

Para projetar o lao de corrente necessrio a obteno da funo de


transferncia de lao aberto. Para isto apresentado o diagrama de blocos funcional da
malha de corrente do sistema de controle proposto na Fig. 3-13.

I_ref

+-

I_erro

Controlador
de Corrente

Planta
I(s)
D(s)

Ganho Amostragem
de Corrente

Fig. 3-13 Diagrama de blocos da malha de corrente.

Sabe-se que a funo de transferncia da corrente de fase em funo da


respectiva razo cclica dada por:
C ( s) =

2 VO
I ( s)
=
D( s) 3 s L

(Eq.3.49)

61

O controlador adotado para a malha de corrente do tipo proporcionalintegral e tem sua funo de transferncia dada pela (Eq.3.50).
Ci ( s ) = K P +

Ki
s

(Eq.3.50)

Sugere-se ento a utilizao do controlador mostrado na Fig. 3-14:

R2

K I (t )

R1
Mdulo

Comando para
o interruptor

+
+
-

Fig. 3-14 Circuito proposto para o controlador de corrente.

Cuja funo de transferncia dada por:


Ci ( s ) =

R2
1
+
R1 s C R1

(Eq.3.51)

Onde:
KP =

R2
R1

1
Ki =
C R1

(Eq.3.52)

Assim, como exemplo de projeto, consideraremos os seguintes dados gerais:


RO = 15

Resistncia de sada

VO = 125V

Tenso de sada

VP = 50V

Tenso de pico de fase

62

f s = 50kHz

Freqncia de Chaveamento

f r = 60 Hz

Freqncia da rede

CO = 1,5mF

Capacitor de sada

L = 400 H

Indutor de entrada
Ganho de amostragem de corrente

K shunt = 0, 016

Ganho de amostragem de tenso

K amost = 0, 00179

Tenso de pico da Dente de serra

VT

=1

Rendimento da estrutura
Potncia de Sada

PO = 1, 042kW

Ento, a partir da funo de transferncia da planta apresentada na (Eq.3.49) e


do seu grfico apresentado na Fig. 3-15 determina-se a freqncia de cruzamento do
sistema como sendo um quarto da freqncia de chaveamento. Essa escolha uma
adaptao da lei de Shannon e Nyquist, que determina a mxima freqncia de cruzamento
como sendo a metade da freqncia de chaveamento.

150

100
Mdulo (G(s))
50

50
0.1

10

100

1 .10

1 .10

1 .10

f(Hz)
Fig. 3-15 Diagrama, em dB, da planta I(s)/D(s), sem controlador.

63

Escolhe-se, no entanto, a frequncia de cruzamento como sendo um quarto da


freqncia de chaveamento para garantir uma margem de segurana maior. Lembrando que
se deseja a mxima freqncia de cruzamento possvel de modo a garantir uma melhor
resposta dinmica do sistema.
Desta forma, posiciona-se ainda a freqncia do zero uma dcada abaixo da
freqncia de cruzamento, de maneira a garantir uma boa margem de fase.
Ao observarmos a (Eq.3.51) percebemos que a mesma possui um zero em:

Z =

1
R2 C

(Eq.3.53)

A partir dos comentrios anteriores, tem-se ento que:


fC =

fS
f
; fZ = S
4
40

(Eq.3.54)

Onde f C a freqncia de corte, f S a freqncia de chaveamento e f Z a


freqncia do zero. Assim, para o dimensionamento dos componentes do controlador
recomenda-se a seguinte seqncia de passos:
1. Escolhe-se C : No caso optou-se por um capacitor de 1nF .
2. Determina-se R2 : Pela (Eq.3.53), temos que:

z =

f
1
20
= 2 s R2 =
R2 = 127 k
R2 C
40
fs C

(Eq.3.55)

3. Determina-se R1 : Sabendo que o mdulo da funo de transferncia


em lao aberto deve ter mdulo um na freqncia de cruzamento ( fC ),
podemos escrever:

K shunt j C C R2 + 1
2 VO

VT
j C C R1
3 L j C
R1 = 5, 41k

=1

(Eq.3.56)
(Eq.3.57)

Com isso para verificar a validade do estudo, apresentamos na Fig. 3-16 o


grfico do mdulo da funo de transferncia em lao aberto e na Fig. 3-17 o grfico da
fase do sistema.

64

200

100
Mdulo (LA)
0

100
0.1

10

100

3
1 . 10

4
1 .10

5
1 . 10

f(Hz)

Fig. 3-16 Diagrama em dB, da funo de transferncia em lao aberto.

Pela Fig. 3-16 verificamos que a freqncia de cruzamento do sistema se


encontra em12,5kHz , o que evidencia a validade dos procedimentos de clculo adotados.
E pela Fig. 3-17 verificamos que a margem de fase do sistema est em torno
de 85 , o que garante uma boa estabilidade ao sistema.
50

100
Fase (LA)
150

200
0.1

10

100

3
1 .10

4
1 .10

5
1 .10

f(Hz)

Fig. 3-17 Diagrama de fase da funo de transferncia em lao aberto.

65

3.5.3.

( F

A partir do diagrama de blocos equivalente apresentado na Fig. 3-12, supe-se


que a malha de tenso seja muito mais lenta que a malha de corrente, de forma a podermos
representar toda a malha de corrente por um ganho equivalente, assim a malha de tenso
resume-se :
Referncia
de Corrente

Vo_ref +

Vo_erro
-

Controlador
de Tenso

I_ref

Ganho da malha
de corrente

Planta
Vs()
Is()

Vo

Ganho Amostragem
de Tenso

Fig. 3-18 Diagrama de blocos da malha de tenso.

Desta forma, analisando-se a malha de corrente, supondo que a malha de


tenso seja muito mais lenta que esta, pode-se supor que a freqncia tenda zero, de
forma que o ganho da malha de corrente resume-se :

2 VO
s C R2 + 1 1

3 s L
s C R1
VT

GMC = lim
s 0

K shunt

2 VO
s C R2 + 1 1

+1
3 s L
s C R1
VT

1
K shunt

(Eq.3.58)

Onde GMC o ganho da malha de corrente em baixas frequncias.


Sabe-se ainda da (Eq.3.48), que a funo de transferncia V ( s) / I ( s ) da planta
dada por:
2 VO 3
3 VP PO
V (s)
G ( s) =
=
I (s)
V 2 CO
1+ s O
PO

(Eq.3.59)

Na Fig. 3-20 temos o grfico do ganho em dB da planta de tenso em funo


da freqncia.

66

40

20

0
Mdulo (G(s))
20

40

60
0.1

10

3
1 .10

100

4
1 .10

5
1 .10

f(Hz)

Fig. 3-19 Diagrama, em dB, da planta V(s)/I(s), sem controlador.

Assim, de forma a ter-se erro nulo, sugere-se a utilizao de um controlador


P.I, o qual apresentado na Fig. 3-20.
R2

K amost VO

R1
-

I_ref

+
V_ref
Referncia de
corrente

Fig. 3-20 Circuito proposto para o controlador de tenso.

A funo de transferncia do controlador apresentado na Fig. 3-20 dada por:


CV ( s) = K P +

K i s C R2 + 1
=
s
s C R1

(Eq.3.60)

Escolhe-se ento a freqncia de cruzamento da funo de transferncia de


lao aberto como sendo um quarto da freqncia da rede, j o zero posicionado uma
dcada abaixo da freqncia de cruzamento, de modo a garantir a margem de fase. Seja f r
a freqncia da rede, sugere-se ento a seguinte metodologia de projeto para dimensionar
os componentes do controlador de tenso:

67

fC =

fr
f
; fz = r
4
40

(Eq.3.61)

Ento:
1. Escolhe-se C : No caso optou-se por um capacitor de 1 F .
2. Determina-se R2 : Sabe-se que:

z =

f
1
20
= 2 r R2 =
R2 = 106k
R2 C
40
fr C

(Eq.3.62)

3. Determina-se R1 por:

K amost
K shunt

2 VO 3
j C C R2 + 1
3 VP PO

j C C R1
V 2 CO
1 + j C O
PO

=1

R1 = 127 k

(Eq.3.63)

(Eq.3.64)

Com isso para verificar a validade do estudo, apresentamos na Fig. 3-21 o


grfico do mdulo da funo de transferncia em lao aberto e na Fig. 3-22 mostramos a
sua respectiva fase.
50

0
Mdulo (LA)
50

100
0.1

10

100

3
1 . 10

4
1 .10

5
1 .10

f(Hz)

Fig. 3-21 - Diagrama em dB, da funo de transferncia em lao aberto.

68

Pela Fig. 3-21 verificamos que a freqncia de cruzamento do sistema se


encontra em 15Hz , o que evidencia a validade dos procedimentos de clculo adotados.
E pela Fig. 3-22 verifica-se que a margem de fase do sistema encontra-se em
torno de 110, o que garante tima margem de fase ao sistema.

40
50
60
fase (LA)
70
80
90
0.1

10

100

3
1 .10

4
1 . 10

5
1 . 10

f(Hz)

Fig. 3-22 - Diagrama de fase da funo de transferncia em lao aberto.

$G

%,

%+ ,

A partir do projeto apresentado no item anterior foram efetuadas simulaes


utilizando-se o software Orcad, de forma a evidenciar a validade da metodologia de projeto
dos controladores. Lembra-se, porm, que muito dos componentes utilizados nessa
simulao so idealizados. Foram utilizados interruptores e indutores ideais para efetuar as
simulaes, o que no entanto no acarreta diferenas significativas entre os resultados de
simulao e os experimentais, dando uma boa idia do funcionamento do circuito. A
implementao dos PIs foi efetuada usando-se somadores, multiplicadores, ganhos e
integradores. O circuito simulado no software Orcad mostrado na Fig. 3-23.
Na Fig. 3-24 so apresentadas as correntes de entrada I1(t), I2(t) e I3(t), onde
podemos verificar o formato senoidal, excetuando-se as harmnicas, que so de valores
muito reduzidos. Podemos verificar tambm o bom equilbrio entre as correntes de fase.
A tenso de sada (dividida por cinco) tambm se encontra representada na
Fig. 3-24.

69

D1

S1

g1

+
-

D2

D5

D6
g2

S
D13

D10

S2
+
-

D7

D8
g3

S
D14

D3

D11

D15

D19

S
D16

D17

D20

L1

D9

R1

16

D12

E1
+ +
E

C1
1.5m

Vo

D18

D21

L2

400uH

S3
+
-

L3

400uH

400uH
Vserra

V1

V2

+-

Vserra

V3

+Sh2

Sh3

R2

R3

R4

0.004

1E5
Vserra

Sh1

0.004

15

G11

+-

15

G21

VSERRA1
R5
+1k

0.004

1E5
Vserra

G31
0

Ir

3.3e3

Modulao PWM

0.01

Controlador de Tenso
Sh1

ABS

-1
1
ABS

189e3

0v

V4
+-

G11

Ir

Sh2

100
ABS

-1
1
ABS

189e3

0v

V5
+-

G21

Ir

0
Sh3

100
ABS

-1
1
ABS

189e3

0v

V6
+-

Ir

15
1E5

-1

+V7

100

Controladores de Corrente

Fig. 3-23- Circuito simulado no software Orcad.

g2

-15

Vo

g1

-15

G31

-15

g3

70

20A

0A

-20A
0ms

10ms

20ms

30ms

40ms

50ms

60ms

Fig. 3-24 Correntes de entrada e tenso de sada dividida por cinco.

20A

0A

-20A

0.0ms

10.0ms

30.0ms

40.0ms

Fig. 3-25 Tenso (dividida por 1.5) e corrente na fase 1.

Na Fig. 3-25 so mostradas a corrente e a tenso (dividida por 1.5) na fase 1.


Pode-se observar que o defasamento nulo e a corrente uma imagem da tenso.

71

22.44A

22.00A

21.50A

21.26A

Fig. 3-26 Detalhe do pico da corrente I1.

Na Fig. 3-26 tem-se em detalhe o pico da corrente sobre o indutor L1,


observa-se a ondulao de 1,1A que corresponde a cerca de 10% da corrente de pico

4.9A

2.5A

0A

-2.5A

-5.0A

Fig. 3-27 Detalhe da passagem por zero da corrente I1(t).

Na Fig. 3-27 vemos o detalhe da passagem por zero da corrente I1(t),


podemos perceber uma distoro pequena da corrente na passagem por zero, o que no
altera significativamente o funcionamento da estrutura, que apresenta um fator de potncia
bastante elevado.

72

24.3A

20.0A

10.0A

0A

Fig. 3-28 Corrente sobre a chave S1.

A forma de onda de corrente sobre a chave S1 apresentada na Fig. 3-28, as


correntes sobre os interruptores S2 e S3 so equivalentes e por isso no sero mostradas.

23.9A
20.0A

10.0A

0A

Fig. 3-29 Corrente sobre o diodo D11.

apresentada na Fig. 3-29 a corrente que circula sobre o diodo D11.

$6

#,%

Neste captulo foi apresentado o equacionamento e obteno das funes de


transferncia do conversor trifsico CA-CC unidirecional proposto. Na seqncia deu-se

73

um exemplo de projeto e aps isso efetuou-se a simulao do conversor utilizando-se o


software Orcad.
Observou-se que os resultados obtidos foram bastante positivos: baixa
distoro harmnica das correntes de entrada, controle da tenso de sada, alto rendimento
e simplicidade do circuito de potncia e controle.
Ou seja, pode-se concluir que a topologia altamente confivel e
recomendvel para aplicaes em conversores CA-CC trifsicos sem neutro, onde se
necessite de alto fator de potncia de entrada e tenso de sada regulada. Assim, como
exemplo de aplicao para esse conversor, onde as normas so bastante rgidas podemos
citar as fontes para telecomunicaes.

74

(
(
(

.
B

/
Neste captulo apresentam-se algumas caractersticas relevantes ao uso de
controladores digitais a conversores estticos.
O que se faz, neste trabalho, reunir e reaplicar as concluses obtidas de um
compndio de proposies encontradas em diversas publicaes, tais como [1] a [8].
Primeiramente sero apresentados alguns conceitos pertinentes ao controle
digital, as regras que regem o controle digital sero semelhantes as que so usadas no
projeto de compensador analgico.
No decorrer do captulo sero tambm mostrados os circuitos de interface
entre o circuito de potncia e o processador digital de sinais (DSP), visando uma melhor
compreenso do funcionamento do controle.
No fim do captulo ser apresentado, como exemplo, o projeto dos
controladores digitais para o conversor em estudo, bem como simulaes de modo a
evidenciar a validade cos clculos efetuados.
importante lembrar que apesar do tratamento matemtico dado ao controle
ser diferente, a filosofia aplicada a mesma.

%#

+:

,*

A Fig. 4-1 mostra o diagrama de blocos funcional do mtodo de controle por


valores mdios de corrente (utilizando o CI controlador UC3854 da Unitrode [5]) no
conversor CA-CC trifsico unidirecional objeto de nosso estudo. Esta apenas uma
representao, visando esclarecer alguns pontos sobre o controle digital, uma viso mais
completa pode ser obtida, em notas de aplicao, dadas pelo fabricante.
Nota-se, a partir da Fig. 4-1 a existncia de trs malhas de corrente e uma de
tenso. O lao de corrente programado para seguir a referncia das tenses de entrada
retificadas. Esta referncia tem sua amplitude modulada por dois sinais, sendo um
proveniente do compensador de tenso e outro proveniente da malha de controle que
detecta o valor eficaz das correntes. A tenso de sada controlada alterando-se o valor da
amplitude das correntes de entrada. Um multiplicador analgico cria a corrente de

75

referncia multiplicando a tenso de referncia retificada pela ao de controle do


controlador de tenso e dividindo pelo valor eficaz das respectivas tenses de entrada.
Deste modo a corrente de entrada programada a seguir o formato da tenso de entrada, e
uma amplitude que controla a tenso mdia de sada.

Sensor de
tenso
VO(t)

Referncia
de tenso
Sensor I2(t)
Corrente

Sensor I1(t)
Corrente
Sensor
Tenso

+-

Sensor
Tenso

+-

V1(t)

Sensor I3(t)
Corrente
+-

V2(t)

Controlador
de tenso

Sensor
Tenso
V3(t)
Detector
de valor
eficaz

I1_ref +

Controlador
Corrente
D1(t)
Modulao
PWM

I2_ref +

I3_ref

Controlador
Corrente

D2(t)

D3(t)

Controlador
Corrente

Modulao
PWM

++

z=

y
x2
z

Modulao
PWM

Fig. 4-1 - Arquitetura proposta para o sistema de controle do conversor em anlise

O fator de diviso ( x 2 ) existe para impedir as variaes de tenso de carga


existentes devido a distrbios existentes nas tenses de entrada (ao feedforward). Seu
valor elevado ao quadrado de forma a tornar a referncia inversamente proporcional
tenso de entrada.
A partir do esquema mostrado na Fig. 4-1 concebeu-se a forma de como
controlar o conversor digitalmente. Devido s facilidades que o sistema de controle digital

76

proporciona, fez-se algumas modificaes nesse sistema. As respectivas alteraes so


apresentadas na Fig. 4-2.
A primeira das alteraes est relacionada com a referncia da forma de onda
da corrente de entrada. Diferentemente do controlador contnuo, optou-se por impor a
referncia de corrente atravs de uma tabela interna ao DSP, de modo a se ter uma
referncia que independente da tenso de entrada e que segue rigidamente o formato de
uma senide (existe uma pequena distoro, porm nfima, devido natureza desta senide,
pois ela discreta).

Sensor
Tenso

Sensor I1(t)
Corrente
+-

V1(t)

+-

V2(t)

Sensor
Corrente
+-

I3(t)

V3(t)

Filtro AntiAliasing

Filtro AntiAliasing

Filtro AntiAliasing

Filtro AntiAliasing

ADCIN01

ADCIN02

ADCIN03

ADCIN04

Tabela I1

I2(t)
Sensor
Corrente

Tabela I2

Tabela I3

Controlador
de Corrente

Controlador
de Corrente

Controlador
de Corrente

P.W.M

P.W.M

P.W.M

V_ref

Controlador
de Tenso

DSP TMS320LF2407

Fig. 4-2 Diagrama de blocos funcional do controle implementado com controlador DSP

77

No controlador convencional utiliza-se a forma de onda da tenso da rede, que


pode apresentar uma distoro em seu formato que se estender corrente de entrada do
conversor.
De uma maneira geral, observando a Fig. 4-2, percebemos que o DSP ser
responsvel pela execuo das seguintes tarefas:

Monitorao das correntes de entrada e da tenso de sada;

Clculo dos sinais de erro (de tenso e de corrente);

Determinao das correntes de referncia;

Clculo dos controladores de tenso e de corrente;

Gerao dos sinais de comando para os interruptores.

Os blocos apresentados na Fig. 4-2 tm tarefas especficas dentro da estratgia


de controle empregada, entre elas, as principais tarefas so apresentadas a seguir:
Moduladores PWM: Este perifrico encarregado da gerao dos
pulsos PWM responsvel pelos comandos dos interruptores. Estes so
gerados a partir da comparao do sinal de sada do controlador de
corrente digital com um sinal triangular gerado internamente ao DSP.
ADCIN01, ADCIN02, ADCIN03, ADCIN04: Estes blocos representam
as entradas analgicas do conversor A/D do DSP. Sua funo
converter a tenso aplicada na entrada do conversor A/D em uma
grandeza digital, que ser expressa em valores numricos adequados
para serem interpretados de forma apropriada pelo DSP.
Filtros anti-aliasing: Responsveis pela limitao da banda passante
dos sinais amostrados, de forma a evitar o efeito de superposio de
espectros que causaria confuso ao sistema de controle.

/$

E%

8 ,

Para ilustrar a idia bsica de um sistema de controle discreto, considere o


sistema de controle digital mostrado na Fig. 4-3. O processador digital desempenha a
funo de compensao dentro do sistema. A interface de entrada do processador o
conversor analgico-digital (A/D) e ele necessrio para converter os sinais analgicos em

78

sinais discretos. Na sada do processador um conversor digital-analgico (D/A) requerido


para converter os sinais binrios (do processador) em uma forma adequada para o comando
da planta.
Considere o exemplo a seguir de acordo com a Fig. 4-3. Suponha que o
conversor A/D, o processador digital e o conversor D/A substituam um compensador
proporcional-integral (PI) analgico (ou contnuo) de maneira que a resposta do sistema de
controle digital tenha essencialmente as mesmas caractersticas do sistema analgico.

Referncia

e(t)

Controlador m(t)
Digital

D/A

A/D

Planta ou
processo

Sada

Transdutor

DSP
Fig. 4-3 Diagrama em blocos de um sistema de controle discreto

O controlador analgico tem uma sada dada por:


t

m(t ) = K p e(t ) + K i e( )d

(Eq.4.1)

Onde e(t) e m(t) so, respectivamente, o sinal de entrada e o de sada do


controlador Kp e Ki so constantes determinadas a partir do clculo do compensador. Neste
exemplo, temos a integrao realizada numericamente pela regra retangular, assim como
mostrado na Fig. 4-4. A rea sob a curva da figura dada aproximada pela soma das reas
retangulares. Ento, tomando-se x(t), a integral numrica de e(t) se escrever como
mostrado na (Eq.4.2).
x(kT ) = x ( k 1) T + T e( kT )

(Eq.4.2)

Onde T o passo de clculo do algoritmo numrico, em segundos. Ento a


(Eq.4.1) torna-se, para o compensador digital, a expresso mostrada na (Eq.4.3).

m( kT ) = K P e(kT ) + K i x( kT )

(Eq.4.3)

79

e(t)

(k-2)T

(k-1)T

kT

(k+1)T (k+2)T

Fig. 4-4 Exemplo de integrao numrica

A (Eq.4.3) uma equao de diferenas linear de primeira ordem. A forma


geral de uma equao de diferenas linear invariante de primeira ordem dada pela
(Eq.4.4) (T foi omitido por convenincia).

x( k ) = b1 e( k ) + b0 e( k 1) a0 x( k 1)

(Eq.4.4)

Esta equao recurssiva chamada de primeira ordem porque somente sinais


do ltimo instante de amostragem aparecem explicitamente na equao. A forma geral de
uma equao de diferenas linear de ensima ordem dada por:

x(k ) = bn e( k ) + bn 1 e( k 1) + ... + b0 e( k n) an 1 x( k 1) ...


... a0 x( k n)

(Eq.4.5)

Desde que o processador digital possa ser programado para multiplicar e


somar, ele pode integrar numericamente, a equao recurssiva do controlador pode ser
efetuada utilizando-se um processador digital.
Ento o processador digital mostrado na Fig. 4-3 pode ser programado para
resolver a equao de diferenas no formato mostrado pela (Eq.4.5) e o projeto do sistema
de controle digital ter seu foco na determinao de:
1. Perodo de amostragem: T;
2. Determinao da ordem da equao de diferenas: n;
3. Determinao dos coeficientes ai e bi do filtro, de maneira que o
sistema de controle alcance as caractersticas desejadas. possvel,
ainda, demonstrar que se a planta tambm linear e invariante no

80

tempo, o sistema inteiro pode ser modelado por uma equao a


diferenas, como a mostrada na (Eq.4.5).
Basicamente, h duas maneiras de se projetar um controlador digital. A
primeira delas por aproximao, que consiste no projeto do compensador no domnio de s
e, aps a sua concluso, utilizar algum mtodo de discretizao por aproximao [9]
(mtodo de Tustin ou transformao bilinear, mtodo da transformao casada, mtodo da
transformao casada modificada e mtodo da transformao bilinear com distoro em
freqncia) para se obter a funo de transferncia no domnio de z.
O outro mtodo analtico, baseado nas ferramentas de projeto do domnio de

s aplicadas na funo de transferncia discretizada [9]. Esse mtodo tende a ser mais
preciso que os mtodos por aproximao.

4.3.1.

1 ! +

!,

!,

No projeto de sistema de controle contnuo a localizao dos plos e zeros no


plano s importante para se prever o comportamento dinmico desses sistemas. De forma
semelhante, no projeto de sistemas de controle discretos a localizao dos plos e zeros no
plano z , igualmente importante.
Quando um sistema de amostragem incorporado ao processo, as variveis
complexas z e s so relacionadas pela seguinte expresso, obtida em [10]:

z = e sT

(Eq.4.6)

Isto significa que um plo no plano s pode ser posicionado no plano z atravs
da transformao dada em (Eq.4.6).

4.3.2.

( F

>,

Considerando que os mtodos de projeto de controladores discretos envolvem


expresses matemticas relativamente complexas, usar os mtodos de resposta em
freqncia, onde o ganho e a fase do sistema sero determinados em funo da freqncia,
permite adquirir experincia no projeto de controladores digitais de um modo mais simples.
O projeto de Bode desenvolvido no plano z, entretanto, torna-se complicado
porque as funes de z so tipicamente no racionais, onde a freqncia aparece da forma

z = e jT . A soluo transformar o plano z em um plano w, onde o projeto discreto possa

81

ser realizado usando-se as mesmas tcnicas dos diagramas de Bode que so usadas no
plano s em sistemas contnuos.
Desta forma feito um remapeamento da varivel complexa em um novo
plano, por meio da transformada bilinear ou transformada w, apresentada pela (Eq.4.7).

T
w
2
z=
T
1
w
2
1+

(Eq.4.7)

Sendo que T, o perodo de amostragem do sistema. Convertendo uma funo


de transferncia no plano z em uma funo racional de w, os mtodos de resposta em
freqncia podem ser estendidos para sistemas de controle de tempo discreto.

w=

2 z 1

T z +1

(Eq.4.8)

Atravs das transformaes z e w, a banda primria do semiplano esquerdo do


plano s primeiro mapeada dentro do crculo unitrio no plano z e ento mapeada em todo
o semiplano esquerdo do plano w. O plano w similar ao plano s, exceto pelo fato de que o
plano w definido para sistemas discretos.O processo de transformao do plano z para o
plano w mostrado na Fig. 4-5.

Im

Im
Re

-1

Plano z

Re

+1

Plano w
Regio de
estabilidade
Fig. 4-5 Transformao do plano z no plano w

Substituindo w por jv, as tcnicas de resposta em freqncia podem ser usadas


para traar o diagrama de Bode para a funo de transferncia em w. Embora o plano w

82

reconstrua o plano s geometricamente, o eixo de freqncia no plano w distorcido. A


freqncia fictcia w e a freqncia real so relacionadas como segue:

w=

4.3.3.

TS
TS
2
2
j tan
v = tan
TS
2
TS
2

( F

! , ,8

% *%

(Eq.4.9)

+-

O projeto pelo LR no domnio z feito com a planta do controlador e o


controlador diretamente no domnio z, sendo que a desvantagem desse mtodo que ao
trabalhar diretamente no domnio z torna-se complexo traar o LR da funo de
transferncia de interesse. Por esse motivo, essa tcnica de projeto deve ser realizada com o
auxlio de uma ferramenta matemtica como, por exemplo, o programa MATLAB.
No projeto pelo LR (lugar das razes) pode-se proceder da seguinte maneira:
1. Determina-se um modelo para a planta e obtm-se a funo de
transferncia em s do conversor;
2. Obtm-se a transformada z da funo de transferncia do conversor em

s;
3. Determina-se o tipo de compensador a ser utilizado;
4. Obtm-se a transformada z da funo de transferncia do compensador
escolhido;
5. So estabelecidos os critrios de posicionamento de plos e de zeros
do compensador. A freqncia de cruzamento e a margem de fase
tambm so determinadas;
6. Avalia-se o compensador calculado atravs de ensaios como, por
exemplo, resposta ao degrau;
7. Parmetros como plos, zeros e ganho esttico so reajustados caso
necessrio.
A desvantagem deste mtodo, no entanto, que ao se trabalhar no domnio z
perde-se a simplicidade oferecida pelos diagramas de Bode, pois a freqncia aparece
como um termo exponencial (Eq.4.6). Para contornar essa situao feito um
remapeamento da varivel complexa em um novo plano.

83

//
4.4.1.

<,

( F

% , %

B ,% 8

Aliasing, como explicado no item 2.2.3 um fenmeno que ocorre em


sistemas amostrados e que pode ser entendido como sendo quando um sinal de alta
freqncia (uma freqncia superior a metade da freqncia de amostragem) assume a
identidade de um sinal com freqncia inferior (abaixo da metade da freqncia de
amostragem) isso ocorre porque no existe uma quantidade de amostras suficientes para
caracterizar o sinal e este fenmeno pode ser facilmente visualizado e compreendido
analisando-se o espectro de freqncias de um sinal amostrado.
A fim de evitar o fenmeno de aliasing inserido um filtro para atenuar as
componentes de freqncia superior metade da freqncia de amostragem. No caso
optou-se por um filtro de segunda ordem, que mostrado na Fig. 4-6, pois sua resposta se
aproxima mais de um filtro ideal que um de primeira ordem.

Vout
+
R2

C4

C3

R1

+
Vin
-

Fig. 4-6 Filtro anti-aliasing proposto.

A funo de transferncia do filtro apresentada na (Eq.4.10).

G(s) =

k n2
s2 + 2 n s + n2

(Eq.4.10)

84

R1 = R, R2 = R / m e C4 = C3 = C ,

De acordo com [11], considerando


podemos obter:

m = 4 Q2
CR =

(Eq.4.11)

2Q

(Eq.4.12)

Onde Q representa o fator de qualidade do sistema e O representa a


freqncia de corte do filtro passa-baixas:
Assim, escolhe-se Q = 0.707 de modo a se obter uma faixa plana, sem picos
de ressonncia na resposta em frequncia do sistema.

4.4.2.

# ' %

A tenso de aquisio do conversor A/D do TMS320LF2407 de 0 a 3,3V . De


posse dessas informaes possvel calcular o ganho introduzido devido a amostragem de
um sinal.
Como estamos trabalhando no formato Q15, uma tenso de 3,3V aplicada
entrada do A/D ser numericamente imterpretada como sendo equivalente a um pelo DSP.
Assim sendo, podemos determinar o ganho introduzido pelo A/D como sendo:

KA/ D =

4.4.3.

+ %

8+

1
= 0.303
3.3

'

&' % ,

(Eq.4.13)

Como foi comentado anteriormente, a tenso de aquisio do DSP excurciona


de 0 a 3,3V, de maneira impedir a aquisio de sinais alternados no tempo (que possuam
tanto valores positivos quanto valores negativos de tenso). Desta forma, faz-se necessria
a implementao de um circuito somador que adicione um valor constante de tenso
forma de onda a ser amostrada pelo DSP, de forma que o sinal de entrada do DSP possua
apenas valores positivos de tenso, tal como mostrado pela Fig. 4-7.

85

v(t)

v(t)
Adio de nvel DC

A/D

t
Varivel alternada
deslocada

Varivel alternada

Fig. 4-7 Adio de uma componente DC a valores alternados de tenso.

Porm, cabe lembrar que o valor de offset dado a forma de onda a ser
aquisicionada dever ser subtrada internamente ao DSP de forma a permitir uma
representao fiel das variveis amostradas. A Fig. 4-8 mostra uma possvel implementao
do circuito somador.

-Vdc
Sinal

R1

R2

R2
-

Sinal
deslocado

Fig. 4-8 - Circuito somador.

4.4.4.

%D +

# #

A Fig. 4-9 apresenta os circuitos analgicos necessrios para se efetuar a

interface entre o circuito de potncia e o DSP (Digital Signal Processor). Este circuito
basicamente composto por dois filtros de anti-aliasing, quatro circuitos somadores para se
adicionar valores DC s variveis alternadas, cinco circuitos Buffers, uma carga trifsica
conectada em estrela de modo a proporcionar um defasamento de 30 nas tenses de linha,
gerando uma tenso em fase com a tenso da fase 1, alm de diodos zeners para se evitar a
sobretenso nos terminais do conversor A/D.

86

U1

Vc2

2
I1

3
R6

R1

Vdc

U2A

Vc-

R2

11
-

V+

Vc+

C3

R5

9
I2

10

R12

R7

V+
4

C6

13

12

Vc+

C1

R4

Vc+
4
-

R9

U2D

V-

B2

V-

C5

ADC2

V+

B1

Vc+

D3

C4

R10

11
-

U3

Vc-

R8

R11

D1

Vc-

V-

V+

11
-

B1

Vc+

C2

Vdc

ADC1

V+
7

U2C

1k

U2B

V-

B2

V-

11

Vc-

R3

Vc-

V-

14

V+
4

Vc+

R14

-VDC
UA

Vc2

R15

11
-

R17

R16

Vdc

V+
4

U4B

Vc-

V-

Vc+

11
-

ADC3

V-

7
D6

V+
4

Vc+

R
C10

S
T

R18
U4C

VcR23

R24

R25
Vs

R27

C13

R28

C14

R29

10

Vdc

11
-

V-

R20

V+
4

C15

C8

-VCC

V1 V2

Vc13

12

Vc+

Vc-

+VCC

R19

Vo

C9
R13

C7

U4D

11
-

V-

14

ADC5
D8

V+
4

Vc+

U4A

11
-

V-

ADC6
D5

V+
4

Vc+

Fig. 4-9 Esquema dos circuitos analgicos utilizados para se efetuar a interface entre o circuito de
potncia e o DSP.

87

4.4.5.

>

%%

% %

I ,
,

A fim de se obter um bom isolamento entre os circuitos de comando e de


potncia, garantindo uma maior confiabilidade ao sistema, optou-se pela escolha de
sensores de efeito Hall para a medio tanto das correntes de entrada quanto da tenso de
sada. Esse sensor gera uma corrente I(t) no seu secundrio que proporcional as variveis
a serem medidas no lado primrio (no caso tenso ou corrente).

Sensor de
efeito Hall

Sinal de
sada

I(t)
+
R

Fig. 4-10 Circuito Buffer presente na sada do sensor de efeito Hall.

Para a obteno de sinais a partir dos sensores de efeito Hall, optou-se pela
estrutura mostrada na Fig. 4-10, que consiste em um buffer e cujo ganho na sua sada pode
ser expresso por:

K H = K hall R

(Eq.4.14)

Onde Khall o ganho de tenso ou corrente do sensor de efeito Hall e KH o


ganho equivalente do circuito mostrado na Fig. 4-10.

4.4.6.

% #

%+

Para sincronizarmos as tabelas internas do DSP, que servem de referncia para


os controladores da malha de corrente necessitamos de um circuito que gere uma tenso
que esteja em fase com a tenso da fase 1 (V1).
Como no temos acesso ao neutro do sistema trifsico necessrio
utilizarmos um circuito que amostre a tenso Vab e produza um atraso de 30 nessa tenso
de forma a se obter uma tenso Vsi em fase com a tenso V1. Tal circuito mostrado na
Fig. 4-11.

88

Utiliza-se, no circuito, um transformador abaixador trifsico delta-delta de


forma a isolar o circuito de potncia do circuito de sinal, o defasamento de 30 causado
pela carga conectada em estrela na sada do transformador. Logo em seguida o sinal
aplicado a um buffer e depois somado a um valor DC de tenso para ser aplicado
entrada do conversor A/D.

V3

Vc

V2

Vb

V1

Va

Transformador

Fonte trifsica

trifsico
Delta-Delta

R9

R7

-Vdc

R1

R2

R3

R4

R5

R6

Vsi
+

R8
-

Vs

0
Fig. 4-11 Circuito para gerao da tenso de sincronismo Vs.

4.4.7.

8,

A onda triangular Vt gerada numericamente por um contador programvel,


funcionando no modo up-down, do gerenciador de eventos do DSP. O procedimento bsico
para a gerao dos pulsos de PWM est representado na Fig. 4-12.

89

Vt

Transio de
estado

Transio de
estado

Vc
0
Aquisio
A/D

PWM

Aquisio
A/D

V PWM

0
t
Fig. 4-12 Formas de onde utilizadas para gerao de pulsos PWM.

O sinal Vc o resultado da equao de diferenas do compensador


discretizado, representando assim o esforo de controle. A comparao entre esse sinal e a
forma de onda triangular gera os pulsos de comando PWM. Pelo fato de todo o controle ser
projetado no formato numrico Q15 (que representa nmeros que variam entre 1 e 1),
optou-se por uma onda triangular de amplitude 1. Assim, daqui para frente no se far mais
meno sobre o ganho da onda triangular, pois o mesmo unitrio.
Cabe, aqui, ressaltar um ponto importante a respeito das aquisies efetuadas
pelo DSP. Para se impedir a propagao de rudos esprios, existentes durante o
chaveamento, prejudicando a leitura do conversor A/D, as leituras devem ser feitas em
instantes deferentes das do chaveamento. Isso pode ser observado na Fig. 4-12, em que a
amostragem do sinal est sincronizada com o underflow existente na contagem up-down do
timer do microntrolador.

/2

! 8 +

A Fig. 4-13 mostra o diagrama de blocos do programa implementado no


controlador TMS320LF2407. Inicialmente inicializa-se todas as variveis e constantes
necessrias durante a execuo do programa. Na sequncia configura-se todos os

90

registradores necessrios para o funcionamento do DSP. Isto inclui, o gerador de eventos, o


conversor A/D e as interrupes necessrias.
Restaura registros
de status e do
acumulador

Atualiza unidades
de comparao

Definies preliminares:
Macros, vetores de
interrupo, variveis e
constantes

Controladores PIs
de cerrente

Controlador PI de
tenso

Incio: Desabilita todas


as interrupes e todas
as sadas PWM

no
Inicializao
das variveis

I >Imax?

Configurao
dos registradores

Desabilita as
sadas PWM

Loop infinito
Armazena os
resultados da
converso

no

Loop principal

sim

Houve
interrupo
do conversor
A/D?

sim

Salva os registros
de status e do
acumulador

Fig. 4-13 Diagrama de blocos do programa implementado

O temporizador foi configurado para trabalhar no modo contnuo up-down


(crescente/decrescente) que gera uma forma de onda to tipo triangular. A ao de controle
dos controladores de corrente so carregados nos registradores de comparao (TxCMPR)
e assim, quando o valor do contador iguala-se a este valor se comuta a sada PWM para
nvel zero desativando o interruptor.
Ao receber o pedido de interrupo o controlador salva o contedo dos
registradores mais importantes e que podem ser afetados durante a rotina de interrupo e

91

inicia a converso das variveis monitoradas. Aps o trmino da converso o controlador


de tenso impe a amplitude da referncia de corrente, logo depois calcula-se o erro e
aplica-se as leis de controle dos controladores de corrente. Passa-se por uma lgica de
saturao e gera-se o pulso PWM.
Restaura-se os registradores previamente salvos e fica-se aguardando a
chamada de uma nova interrupo.

/G

1
8

4.6.1.

,8

! F

%#

# ' %
%# ,
9

! -

+ %

8+

Uma escolha racional do perodo de amostragem em um sistema de controle


deve se basear na compreenso da sua influncia no desempenho do mesmo. Parece
razovel que as mais altas frequncias de interesse devam estar fortemente relacionadas
banda passante do sistema em malha fechada. A escolha de perodos de amostragem pode
ento se basear na banda passante ou, equivalentemente, no tempo de subida do sistema em
malha fechada. Velocidades de amostragem razoveis esto na faixa de 5 a 10 vezes a
banda passante.
Comparativamente, maiores tempos de amostragem podem ser usados nos
problemas de controle por causa da dinmica de carter passa-baixa de grande parte dos
sistemas controlados e por serem as suas constantes de tempo dominantes, tipicamente
maiores que os tempos de resposta exigidos do sistema em malha fechada.
Assim, considerando a frequncia de cruzamento de lao aberto do sistema
como estando em torno de 8kHz , podemos optar por uma frequncia de amostragem de
50kHz , que cerca de 6 vezes a frequncia da banda passante. Essa escolha tambm
prefervel devido ao fato de que a frequncia de comutao ser de 50kHz , com isso
podemos utilizar o mesmo timer do controlador para sincronizar a amostragem do sinal e a
gerao de pulos PWM, facilitando a programao do controlador.

4.6.2.

%!

O atraso de transporte no ser considerado no clculo dos compensadores,


embora ele no possa ser desprezado. O atraso de transporte aqui considerado ser de um
quarto do perodo de amostragem (que corresponde ao intervalo mdio entre a aquisio do
sinal feita pela A/D e a gerao do esforo de controle correspondente).

92

O atraso de transporte, segundo [8] modelado por:

H e (s) =

s Ta
e 1

(Eq.4.15)

s Ta

Que tem como grfico de mdulo a Fig. 4-14 e como grfico de fase a Fig. 4-15.

400

300

200
(Mdulo (H(s))
100

0
1

10

100

3
1 .10

4
1 .10

5
1 . 10

6
1 . 10

f(Hz)

Fig. 4-14 Mdulo do atraso de transporte do sistema discreto.


200

100

0
fase (H(s))
100

200
1

10

100

3
1 .10

4
1 . 10

5
1 . 10

f(Hz)

Fig. 4-15 Fase do atraso de transporte do sistema discreto.

6
1 . 10

93

Com isso, considerando que a freqncia de cruzamento da funo de


transferncia em lao aberto esteja em torno de 8kHz poderemos desconsiderar o efeito do
atraso de transporte no sistema, pois a influncia do mesmo ser mnima.

4.6.3.

>
%#

41 ,
9

E%

% "#

%
#

Para efetuar o projeto no domnio do tempo discreto necessrio converter os


modelos adotados para a planta ao domnio do plano z. As funes que modelam o
conversor foram obtidas a partir do estudo efetuado no item 3.4. Para obter as funes de
transferncia discretizadas aplica-se a transformada z na funo de transferncia em anlise
precedida por um grampeador de ordem zero. Tal como mostrado na Fig. 4-16

Planta no domnio s

Planta no domnio z

Zoh(s)
1-esT
s

G(z)

G(s)

Fig. 4-16 Diagrama de blocos do processo no domnio s e no domnio z.

Sendo a funo de transferncia das correntes em funo das razes cclicas


dadas por:

Gi ( s ) =

2 VO
3 s L

(Eq.4.16)

E aplicando a transformada z (Eq.4.16), obtm-se como resultado a


(Eq.4.17).

Gi ( z ) =

2 VO
T
S
3 L ( z 1)

(Eq.4.17)

Pode se usar o mtodo de resposta em freqncia deve-se mapear a (Eq.4.17)


para o plano w usando a transformada dada pela (Eq.4.7), que resulta na (Eq.4.18)

94

Gi ( z ) =

2 VO

3 L

TS
w
2
w

(Eq.4.18)

A partir da (Eq.4.18) pode-se projetar o compensador da malha de corrente

>41 ,
9

Da mesma forma, deve-se proceder com a funo de transferncia entre a


tenso de sada e as correntes de pico de entrada, dada pela (Eq.4.19).
2 VO 3
3 VP PO
GV ( s) =
VO 2 CO
1+ s
PO

(Eq.4.19)

Aplicando-se a transformada z (Eq.4.19) obtemos:

b (1 e aTS )
z e aTS

(Eq.4.20)

b=

2 VO 3
3 VP PO

(Eq.4.21)

a=

PO
VO CO

(Eq.4.22)

GV ( z ) =
Onde:

Do mesmo modo que o efetuado para a funo de transferncia da corrente,


passa-se a (Eq.4.20) para o domnio do plano w por meio da (Eq.4.7), que resulta na
(Eq.4.23).
b (1 eaTS ) 1
GV ( w) =

TS
w
2

TS
w (1 + e aTS ) + 1 e aTS
2

Substituindo a (Eq.4.21) e a (Eq.4.22) na (Eq.4.23) obtemos:

(Eq.4.23)

95

PO

GV ( w) =

2
TS
2 VO 3
T
1 e VO CO
1 S w
3 VP PO
2
PO

(Eq.4.24)

PO

2
TS
2
TS
TS
w 1 + e VO CO
+ 1 e VO CO
2

A partir das funes de transferncia no plano w possvel realizar o projeto


do compensador discreto da mesma forma que a realizada no domnio contnuo usando-se
os diagramas de Bode. Uma explicao mais detalhada sobre o plano w pode ser
encontrada em [12].

4.6.4.

( F

+ ,
9

Para projetar o controlador do lao de corrente necessrio, primeiramente,


obter a funo de transferncia em lao aberto do conversor. Para isso apresentado na Fig.
4-17 apresentado o diagrama funcional da malha de corrente do conversor. Onde Kshunt
o ganho equivalente total da amostragem de corrente.
Ou seja:
K shunt = K H K A / D

(Eq.4.25)

Aqui cabe ressaltar a presena do filtro anti-aliasing no diagrama de blocos.


Antes de prosseguirmos vamos fazer um pequeno estudo acerca da influncia do plo
inserido por esse filtro na funo de transferncia total da planta.

Controlador
Tabela do
|seno|

e(k)
-

Lei de
controle

Planta
u(k)

PWM

D(s)

I(s)
D(s)

I(s)

Ts
Filtro Antialiasing

Kshunt

Fig. 4-17 Diagrama de blocos da malha de corrente.

Considerando que a freqncia de cruzamento da malha de corrente seja


posicionada pelo menos uma dcada abaixo da freqncia do plo do filtro de anti-aliasing,

96

poderemos desconsiderar o efeito do filtro no clculo dos controladores, pois o mesmo ter
pouca influncia no ganho e na fase na freqncia de cruzamento da funo de
transferncia em lao aberto. Como evidncia da validade do comentrio anterior e
considerando que o filtro anti-aliasing possua uma freqncia de corte de 20kHz, teremos
os seguintes diagramas de mdulo e fase para o filtro.

20

40
mdulo (filtro)
60

80
1

10

100

3
1 . 10

4
1 . 10

5
1 . 10

6
1 .10

f(Hz)

Fig. 4-18 Diagrama do mdulo do filtro de anti-aliasing.


0

50

100
fase (filtro)
150

200
1

10

100

3
1 .10

4
1 .10

5
1 .10

6
1 .10

f(Hz)

Fig. 4-19 Diagrama de fase do filtro anti-aliasing.

Observando diagrama de fase do filtro anti-aliasing, observamos que se nosso


sistema possuir uma freqncia de cruzamento em torno de 5kHz o atraso devido ao filtro

97

de anti-aliasing ser de aproximadamente de 20, que dever ser considerado no projeto do


controlador de corrente.
O controlador a ser adotado para a malha de corrente do tipo proporcionalintegral e tem sua funo de transferncia (no domnio w) dada pela (Eq.4.26).

Ci ( w) = k P

(w + Z )
w

(Eq.4.26)

Para a alocao do zero do compensador e para o clculo do ganho KP foram


adotadas as mesmas restries impostas para o projeto do compensador no plano s. As
restries mencionadas so:

A freqncia de cruzamento de lao aberto deve ser menor que a


metade da freqncia de comutao (isto obtido atravs do ajuste do
ganho KP);

O zero dever ser alocado abaixo da freqncia de cruzamento de


ganho a pelo menos uma dcada abaixo da freqncia de cruzamento.

Deste modo, consideramos ento:

fS
6

(Eq.4.27)

2 fS
60

(Eq.4.28)

fC =

Z =

A forma do diagrama de blocos no domnio w mostrada na Fig. 4-20.

Controlador
Tabela do
|seno|

e(w)

Lei de
controle

Planta
D(w)

GI(w)

Kshunt
Fig. 4-20 Diagrama de blocos da malha de corrente no plano w.

I(w)

98

Observando o diagrama de blocos, percebe-se que j se tem a funo de


transferncia discretizada. Assim, desconsiderando-se o efeito do filtro de anti-aliasing
(que mnimo) e considerando-se o valor de pico da onda dente de serra como sendo um
termos que a forma final da FTLAi (funo de transferncia em lao aberto da malha de
corrente) no domnio w ser dada por:

FTLAi ( w) = kshunt k P

( w + Z ) 2 VO

w
3 L

TS
w
2
w

(Eq.4.29)

A partir dessa funo de transferncia pode-se calcular o compensador


necessrio para se obter a resposta dinmica desejada.

4.6.5.

( F

# +! %

+ ,
9

De modo similar ao efetuado para a malha de corrente, para se projetar a


malha de tenso necessrio a obteno da funo de transferncia em lao aberto.
Na Fig. 4-21 temos o bloco funcional da malha de tenso.
Controlador de
Corrente
Tabela do
|seno|

e(k)

Lei de
controle

Planta
u(k)

PWM

D(s)

I(s)
D(s)

I(s)

Ts
Filtro Antialiasing

V(s)
I(s)

Kamost
Kshunt

Hv

Ts
Lei de
controle
Controlador de
Tenso

V_ref

Fig. 4-21- Diagrama de blocos da malha de tenso.

Substituindo a malha de corrente por um bloco nico chegamos ao seguinte


diagrama mostrado na Fig. 4-22. Onde Hv representa a funo de transferncia de malha
fechada do lao de corrente.
Como a frequncia de corte da funo de transferncia em lao aberto da
malha de tenso lenta, podemos substituir a malha de corrente por seu ganho equivalente
em baixas frequncias. O ganho dado pela (Eq.4.30).

99

lim HV ( s) =
s 0

(Eq.4.30)

K shunt
Planta

Tabela do
|seno|

V(s)
I(s)

Hv(s)

Kamost
Ts
Lei de
controle

Controlador de
Tenso

V_ref

Fig. 4-22 Diagrama de blocos funcional simplificado da malha de tenso.

A corrente de referncia considerada como um valor constante igual ao seu


valor mdio [10]. Assim considerando que a amplitude da tabela interna ao DSP se
encontra em formato Q15, a amplitude da tabela interna ser um. Assim o valor mdio da
senoide retificada ser dado pela (Eq.4.31)
K med =

(Eq.4.31)

Assim a forma final do diagrama de blocos no domnio w da malha de tenso


mostrada na.

V_ref

e(w)

Planta

Controlador
Lei de
controle

Kmed

1
Kshunt

Gv(w)

Vo(w)

Kamost

Fig. 4-23 - Diagrama de blocos da malha de tenso no plano w.

Observando a Fig. 4-23, termos que a forma final da FTLAv (funo de


transferncia em lao aberto da malha de tenso) no domnio w ser dada por:

100

PO

FTLAv ( w) =

2 K amost

K PV
k shunt

2
TS
2 VO 3
T
1 e VO CO
1 S w
2
( w + Z ) 3 VP PO

(Eq.4.32)
PO
P
2
TS
2O TS
w
TS
w 1 + e VO CO
+ 1 e VO CO
2

A partir dessa funo de transferncia indicada na (Eq.4.32) possvel se


calcular o compensador necessrio para se obter a resposta dinmica desejada da malha de
tenso.

4.6.6.

>

E % # %%' %

Para que se possa implementar a lei de controle em um processador


necessrio escrev-la na forma de equaes diferenas. Para tanto, toma-se a lei de
controle projetada (no domnio w que possui a forma apresentada em (Eq.4.26)) e
aplicando-se a anti-transformada dada pela (Eq.4.8) remapeia-se esta no plano z obtendo a

C ( z) = a

1 + b z 1
1 z 1

(Eq.4.33)

Onde:

a=

kP
( 2 + Z TS )
2

(Eq.4.34)

Z TS 2
Z TS + 2

(Eq.4.35)

b=

A partir da (Eq.4.33) pode-se encontrar a lei de controle na forma de equaes


diferenas. Sabendo que:

C(z) =

U ( z)
E( z)

(Eq.4.36)

Podemos escrever:

U ( z)
1 + b z 1
= a
E ( z)
1 z 1

(Eq.4.37)

Sabendo-se que o termo z-1 equivale a o atraso de uma amostra podemos


escrever diretamente a equao de diferenas como mostrado na (Eq.4.38).

101

u (k ) = u (k 1) + a e(k ) + a b e(k 1)

(Eq.4.38)

A (Eq.4.38) a lei de controle que deve ser implementada no DSP.

/6

< +!,

! F

%#

Considerando-se os mesmos parmetros, dados no item 3.5.2, possvel obter


as leis de controle a serem implementadas.

4.7.1.

1 ,
9

Definindo a frequncia de cruzamento em lao aberto como sendo um sexto


da frequncia de chaveamento obtemos:

fC =

f S 50kHz
=
= 8, 333kHz
6
6

(Eq.4.39)

Posicionando o zero do compensador uma dcada abaixo da frequncia de


cruzamento de modo a se propiciar uma boa margem de fase para o sistema, temos a
frequncia do zero do compensador dada pela (Eq.4.40).:

Z =

2 fC
= 5235 rad / s
10

(Eq.4.40)

Devemos ter o mdulo da funo de transferncia em lao aberto da malha de


corrente igual a um na frequncia de cruzamento, com isso determinamos KPi a partir da

K Pi K shunt

w + Z

TS
w
2
=1
3 L w

2 VO 1

(Eq.4.41)

Substituindo w = 2 f C i na (Eq.4.41), e resolvendo-a, obtemos:


K Pi = 13,8

(Eq.4.42)

De posse dos valores de K Pi e Z foram traados os diagramas de mdulo e


fase da funo de transferncia em lao aberto de corrente (FTLAi) mostrados
respectivamente pela Fig. 4-24 e pela Fig. 4-25.
Observando a Fig. 4-25 percebemos que a funo de transferncia em lao
aberto da malha de corrente apresenta pouca atenuao para frequncias maiores que a de

102

cruzamento. Isso, porm no problema, pois deve ser lembrado que o filtro anti-aliasing
atenuar componentes de frequncia superior a 20kHz, possibilitando, assim o uso do
controlador projetado.
150

100
Mdulo (FTLAi)
50

50
1

10

100

1 .10

1 .10

1 .10

1 .10

f(Hz)

Fig. 4-24 Diagrama de mdulo da funo de transferncia em lao aberto da malha de corrente.
100

120

140
fase (FTLAi)
160

180
1

10

100

1 .10

1 .10

1 .10

1 .10

f(Hz)

Fig. 4-25 - Diagrama de fase da funo de transferncia em lao aberto da malha de corrente.

Observando a Fig. 4-25 vemos que o sistema apresenta uma boa margem de
fase, que dada pela (Eq.4.43)

103

MF = 180 arg( FTLAi ( f C )) = 180 123, 47 = 56,53

(Eq.4.43)

Assim, o compensador calculado ter a seguinte representao no plano w:


Ci ( w) = 13,8

( w + 5235)
w

(Eq.4.44)

Resta, agora, somente obter a equao de diferenas, para a aplicao em


DSP. Aplicando-se a (Eq.4.34), (Eq.4.35) e substituindo na (Eq.4.38) chegamos a:
u (k ) = u (k 1) + 14,52 e(k ) 13, 07 e(k 1)

4.7.2.

1 ,
9

(Eq.4.45)

Escolhe-se a frequncia de cruzamento da funo de transferncia de lao


aberto da malha de tenso como sendo um quarto da frequncia da rede, j o zero
posicionado uma dcada abaixo da frequncia de cruzamento, para garantir a margem de
fase. Assim:

f r 60 Hz
=
= 15 Hz
4
4

(Eq.4.46)

2 fC
= 9, 424 rad / s
10

(Eq.4.47)

fC =

Z =

Devemos ter o mdulo da funo de transferncia em lao aberto da malha de


corrente igual a um na frequncia de cruzamento, com isso determinamos KPV a partir da
(Eq.4.46).
PO

2 K amost

K PV
k shunt

2
TS
2 VO 3
T
1 e VO CO
1 S w
2
( w + Z ) 3 VP PO

= 1 (Eq.4.48)
P
P
2O TS
2O TS
w
TS
VO CO
VO CO
w 1+ e
+1 e
2

Substituindo w = 2 f C i na (Eq.4.48), e resolvendo-a, obtemos:


K PV = 1,31

(Eq.4.49)

104

De posse dos valores de K PV e Z foram traados os diagramas de mdulo e


fase da funo de transferncia em lao aberto de corrente (FTLAV) mostrados
respectivamente pela Fig. 4-26e pela Fig. 4-27.,

20

20
Mdulo (FTLAv)
40

60
1

10

100

1 .10

1 .10

1 .10

f(Hz)

Fig. 4-26 - Diagrama de mdulo da funo de transferncia em lao aberto da malha de tenso.
0

50

100
Fase (FTLAv)
150

200

10

100

1 .10

1 .10

1 .10

f(Hz)

Fig. 4-27 - Diagrama de fase da funo de transferncia em lao aberto da malha de tenso.

Observando a Fig. 4-27 vemos o sistema apresenta uma boa margem de fase,
que dada pela (Eq.4.50).

105

MF = 180 arg( FTLAi ( f C )) = 180 70,51 = 109, 49

(Eq.4.50)

Assim, o compensador calculado ter a seguinte representao no plano w:

CV ( w) = 1,31

( w + 9, 425 )
w

(Eq.4.51)

Resta ,agora, somente obter a equao de diferenas, para a aplicao em


DSP. Aplicando-se a (Eq.4.34), (Eq.4.35) e substituindo na (Eq.4.51) chegamos a:
u (k ) = u (k 1) + 1,31 e(k ) 1, 30 e(k 1)

/J

%,

(Eq.4.52)

%+ ,

Realizaram-se simulaes digitais a fim de se averiguar a validade dos


clculos no projeto dos controladores efetuados nos itens anteriores.
Cabe aqui lembrar que, devido as limitaes impostas pela lgica de ponto
fixo, os simuladores usualmente conhecidos (SPICE, por exemplo) tornam-se uma
ferramenta bastante limitada, sendo necessrio ento a utilizao de outro software, mais
conveniente para aplicaes em ponto fixo.
Sendo assim recorreu-se ao software MATLAB que possui a ferramenta
SIMULINK para se testar a validade das equaes de controle projetadas.
Para a elaborao do circuito de potncia utilizou-se a biblioteca
SimPowerSystems presente na ferramenta SIMULINK do software MATLAB.
O esquema do circuito elaborado no SIMULINK mostrado na Fig. 4-28. Na
Fig. 4-29 apresentamos as trs correntes de entrada, as quais apesar de possurem pequenas
distores no comprometem em demasia o fator de potncia, que permanece muito
prximo da unidade. Na Fig. 4-30 mostramos a corrente da fase a, que pelo observado se
encontra em fase com a tenso da fase a. E na Fig. 4-31 mostrado o diagrama do controle
elaborado para a estrutura de potncia.

g
m

Load

k
k

Diode15

k
m

k
a

Diode17

Diode11
Diode5

g
m

d
d

a
k

Diode14
Diode9

Diode13

Mosfet2

Diode8
Diode3

g
m

a
d
s

Diode2

k
k

Diode12

Diode7

Mosfet1

Mosfet

k
k

Diode6
Diode1

Diode

Diode4

Diode16

Diode10

106

L2

L1

V1

L3

V2

V3

Fig. 4-28 Esquema do circuito de potncia elaborado no SIMULINK.

20A

10A

0A

-10A

-20A

0.02

0.025

0.03

t(s)

0.035

0.04

Fig. 4-29 Detalhe das trs correntes de entrada.

0.045

0.05

107

20A

10A

0A

-10A

-20A

0.02

0.025

0.03

0.035

0.04

0.045

0.05

Fig. 4-30 Corrente de entrada Ia e tenso da fase a dividida por um e meio.

Sine Wave1
Product

7.5

|u|

0.004
Gain1

75
Gain7

Abs3

F ixPt
Z ero-Order

Saturation1

Discrete
T ransfer F cn1

|u|

ia

1
D1

z-1

Abs2

Hold2

Sine Wave2

7.5

|u|
Product1

z-1

Abs1

Saturation2

Discrete

D2

T ransfer F cn2
3

0.004
Gain2

75

|u|

ib

Gain5

Abs4

F ixPt
Z ero-Order
Hold1

Sine Wave3
Product2

7.5

|u|

0.004

0.22
Constant
2

0.066
z-1
Discrete

Abs6

0.00179
Gain3

Gain8

|u|

|u|

Vo
F ixPt
Z ero-Order
Hold4

D3

75

Abs8

F ixPt
Z ero-Order
Hold3

Saturation4

Discrete
T ransfer F cn4
|u|

ic
Gain6

z-1

Abs5

Abs7

T ransfer F cn3
0.1
Gain4

Fig. 4-31- Detalhe do controle elaborado no software SIMULINK.

108

/K

#,%

Neste captulo foi apresentada a metodologia completa de projeto dos


controladores digitais para o conversor CA-CC trifsico unidirecional proposto. Tambm
foram apresentados no decorrer do captulo os circuitos necessrios para se efetuar a
interface entre o circuito de potncia e o controle.
A metodologia de clculo dos controladores se mostrou adequada as
necessidades do projeto, obtemos bons resultados de simulao. Cabe ressaltar, porm, que
outra metodologia de clculo do controladores poderia ser seguida, como a do lugar das
razes, por exemplo. Indo da escolha do projetista optar pela qual mais familiar ou que
traz maiores benefcios, como facilidade de clculo ou de visualizao dos parmetros do
controlador.
A fim de se testar a eficcia da metodologia de projeto elaborada utilizou-se o
software SIMULINK, devido a facilidade de elaborao do controle digital em tal ambiente.
Os resultados obtidos atravs de simulao numrica foram muito satisfatrios e
conclusivos, validando, assim, toda a metodologia de clculo desenvolvida.

109

1
(

L
A.

A
(
1

M(

2
Nos captulos anteriores, foram apresentadas as etapas de funcionamento do
conversor para uma anlise qualitativa do circuito. Uma anlise quantitativa tambm foi
apresentada na definio das estratgias de controle do sistema. Estas anlises representam
subsdios para o entendimento da lgica do sistema apresentado.
Assim, nesse captulo ser mostrado o procedimento para a elaborao
completa do circuito de potncia do conversor CA-CC trifsico unidirecional abordado.
Sero determinadas as condies iniciais para o projeto, passando em seguida para o
dimensionamento fsico dos indutores de entrada, dos capacitores de sada e dos
interruptores e semicondutores em geral.
No final do captulo sero apresentados os resultados experimentais obtidos a
partir da implementao de um prottipo com as malhas de controle digitais implementadas
no Captulo IV.
Com a concluso deste captulo, haver condies para realizar o projeto dos
conversores a serem montados em laboratrio para a anlise experimental.

D11
D13

D21

D15

D23

D31

D25

D33

D26

D34

D35
Co

D14

D24

D16
D12

D36
D32

D22

L1

L2

L3

V1

V2

V3

Fig. 5-1 - Circuito proposto para o conversor CA-CC trifsico unidirecional sem neutro

Ro

110

%! # # E %8

Toda a experimentao das leis de controle foram feitas usando-se um


prottipo implementado pelo engenheiro Yales Rmulo de Novaes, M.Sc.
Aqui, no entanto sero demostrados todos os clculos necessrios para o
dimensionamento de todo o estgio de potncia do conversor CA-CC trifsico
unidirectional proposto.
Como especificaes gerais de projeto do engenheiro Yales Rmulo de
Novaes temos os seguintes dados.

4( " #

- N
PO = 6 KW

>4

! <+

(Eq.1.1)

= 0,88
#4

(Eq.1.2)

D"#

I = 10%

D"#

#+

(Eq.1.3)

%+

f S = 50 KHz

(Eq.1.4)

N
VLnom = 220V

(Eq.1.5)

V = +20% , 30%

(Eq.1.6)

A partir desses dados, pode-se estimar a potncia de entrada do retificador,


tenso de sada e correntes de entrada, como segue:
A tenso de sada dever ser maior do que o mximo valor de pico da tenso
de linha da rede de alimentao, conforme a (Eq.1.7) e a (Eq.1.8).
VLp max = VLnom 1, 2 2 = 373,35V

(Eq.1.7)

111

VO = 450V

(Eq.1.8)

A potncia de entrada do retificador pode ser determinada pela (Eq.1.9).

Pi =

PO

= 6818,18W

(Eq.1.9)

Assim, tem-se as correntes de pico mxima e mnima, em funo da variao


da tenso de entrada.
Ii p max =

2 Pi
2 6818,18

=
= 36,16 A
3 Vf p min 3 125, 7

2 P
2 6451
= 21,9 A
Ii p min = i =
3 Vf p max 3 215, 5

2$

( F

%&8

(Eq.1.10)

(Eq.1.11)

! "#

As frmulas para a determinao dos esforos no semicondutores para a


presente topologia foram obtidas em [1], no sendo objetivo do presente tpico deduzi-las.
A partir dos parmetros apresentados no item 5.2, fez-se o dimensionamento e
os clculos so apresentados a seguir.

5.3.1.

I S _ ef =

%#

PO
V 1, 63 VP
O
= 10, 6 A
VP
5, 7 VO

(Eq.1.12)

PO
4
2 VP

= 6, 79 A
VP 3 3 VO

(Eq.1.13)

I S _ med =

Interruptor escolhido: IXFH 44 N 60 .

5.3.2.

B$=
/

I Di _ 3/ 4 _ ef =

PO
= 12, 62 A
3 VP

(Eq.1.14)

112

I Di _ 3/ 4 _ med =

2 PO
= 7,5 A
3 VP

(Eq.1.15)

VRRM = VO = 450V

(Eq.1.16)

Diodo escolhido: HFA25TB 60 .

5.3.3.

I Di _ 5 / 6 _ ef =

PO
V 1, 63 VP
O
= 5,3 A
2 VP
5, 7 VO

(Eq.1.17)

PO
2
V

P = 3,39 A
VP 3 3 VO

(Eq.1.18)

VRRM = VO = 450V

(Eq.1.19)

I Di _ 5 / 6 _ med =

Diodo escolhido: HFA25TB60 .

5.3.4.

I Di _1/ 2 _ ef =

PO
V + 6,1 VP
O
= 10, 71A
VP
43 VO

I Di _1/ 2 _ med =

(Eq.1.20)

PO
= 5, 05 A
3 VO

(Eq.1.21)

VRRM = VO = 450V

(Eq.1.22)

Diodo escolhido: HFA15TB 60 .

5.3.5.

( F

%#

> %4
4 &,
#,

L=

V f _ p min
f s I % I L _ pico

O#

# %%&

3 V
125, 74
3 125, 74
1 f _ p min =
1
= 404uH (Eq.1.23)
3
2 VO
50 10 0,1 36,15
2 450

Assim adota-se uma indutncia de 400 H

113

>4(

%&
L I L _ pico I L _ ef

Ae Aw =

K w Bmax J max

# %%&

400 10 6 36 25,5
= 27, 252cm 4
0, 5 0, 6 450

(Eq.1.24)

Ncleo toroidal escolhido: 1 X Kool M 77908-A7 Magnetics


Ae Aw = 40,837cm 4

#4 &,
#,

N = L

lm

O Ae

4Q

P+

%!

= 400 106

(Eq.1.25)

19,95
= 103, 7
26 4 107 2, 27

(Eq.1.26)

#
Acu =

I L _ ef

J max

23
= 0, 051cm 2
450

(Eq.1.27)

Condutor escolhido: 25AWG

4 P+

%+!

n=

,,N

Acu
= 39.713
S cu

(Eq.1.28)

adota-se, ento n = 40

CO

%# ! #

%-

PO ( 2 VO 3 VP ) 6 103 ( 2 450 3 180 )


=
= 0, 474 F
2 f s VO 3 VO %
2 50 103 4503 0, 5%
I Co _ ef =

(Eq.1.29)

PO 0, 613 VO 2 VP

+ 1 = 11, 2 A
VO
2 VP

(Eq.1.30)

PO
= 13, 33 A
VO

(Eq.1.31)

I Co _ pico =

I Co _ med = 0 A

(Eq.1.32)

VCo _ ef = VCo _ med = 450V

(Eq.1.33)

114

Devido elevada corrente eficaz que circula pelo capacitor de sada, se faz
necessria a utilizao de um banco com seis capacitores, cuja capacitncia equivalente
de 1, 5mF .

2/

%,

% <!

Aqui sero analisadas as principais formas de onda em questo. Neste caso


so as variveis que se desejam controlar (tenso de sada e correntes de entrada) e seu
comportamento frente s variaes de carga. A Fig. 5-2 apresenta a forma de onda da
corrente de entrada do conversor CA-CC trifsico sem controle.

Fig. 5-2 Corrente de entrada da fase A do conversor sem o controle das chaves (2,5A/Div)

115

Fig. 5-3 Corrente de entrada na fase A do conversor com o controle das chaves (5A/Div)

A Fig. 5-3 apresenta a forma de onda da corrente de entrada da fase A do


conversor com o controle das chaves.

Corrente da fase A

Tenso de sincronismo

Fig. 5-4 Corrente da fase A e tenso de sincronismo

116

Fase A

Fase B

Fase C

Fig. 5-5 Correntes das fases A, B e C (10A/Div)

Pela Fig. 5-4 pode-se observar o defasamento nulo entre a tenso de


sincronismo e a corrente da fase A. Na Fig. 5-5 esto apresentadas as correntes de entrada
das fase A, B e C.

Tenso de sada

Correntes de entrada

Fig. 5-6 Tenso de sada e corrente de entrada durante um transitrio de carga de 50 a 100%
(50V/Div)

117

Tenso de sada

Correntes de entrada

Fig. 5-7 - Tenso de sada e corrente de entrada durante um transitrio de carga de 100 a 50%
(50V/Div)

A Fig. 5-6 e a Fig. 5-7 mostram a resposta do controle frente as variaes de


carda da estrutura, podemos observar que o sistema responde com uma dinmica de
primeira ordem.

Fig. 5-8 Espectro harmnico da corrente da fase A, como porcentagem da componente fundamental

118

A partir dos dados mostrados na Fig. 5-8 observamos que todas as harmnicas
respeitam a norma IEC 61000-3-2. A distoro harmnica total se encontra em torno de
5,1%, o que acarreta em um fator de potncia de 0,998.

22

#,%
No decorrer do captulo foi desenvolvido o projeto do circuito de potncia do

conversor CA-CC trifsico proposto e foram mostrados os resultados experimentais


obtidos.
Os resultados experimentais ficaram dentro do esperado, a taxa de distoro
harmnica ficou baixa, na faixa de 5%, com um fator de deslocamento praticamente
unitrio, acarretando um fator de potncia de 0,998.
A resposta do sistema frente as variaes de carga se mostraram muito boas,
refletindo uma dinmica de primeira ordem.
O controlador utilizado no apresentou problemas em relao ao tempo
disponvel de execuo.

119

Concluso Geral
No decorrer desse trabalho apresentou-se o estudo terico e prtico de um
conversor CA-CC trifsico de alto fator de potncia e controle digital. O sistema
implementado constitudo de trs partes: o estgio de potncia, uma placa de adaptao
dos sinais e uma placa de desenvolvimento (DSKLF2407).
No primeiro captulo deste trabalho , apresentou-se uma reviso dos conceitos
de fator de potncia e taxa de distoro harmnica. Efetuou-se tambm uma reviso geral
das principais tcnicas de retificao trifsicas, tanto passivas quanto ativas. Fez-se ainda a
apresentao de trs topologias de retificadores trifsicos PWM, escolhendo-se a topologia
que apresentou melhor desempenho.
No segundo captulo foi apresentado uma viso genrica sobre os formatos
numricos utilizados em um processador. Neste trabalho usado o formato de ponto fixo.
Fez-se tambm uma introduo ao processamento digital de sinais, dando nfase especial
ao efeitos provocados pela amostragem do sinal, como por exemplo o efeito aliasing. No
decorrer do captulo foi abordado o funcionamento dos principais perifricos do
microcontrolador utilizados no projeto, em especial o conversor A/D.
No captulo trs, mostrou-se a concepo e o equacionamento completo do
conversor em estudo. Desenvolveu-se uma metodologia de projeto, definindo-se a
arquitetura do sistema de controle. Efetuou-se um exemplo de projeto, apresentando-se os
resultados de simulao.
No captulo quatro mostrado uma metodologia de clculo dos
compensadores discretos. Ressalta-se que, embora, esteja se trabalhando com controle
discreto a forma de como projetar o controlador no destoa muito dos projetos realizados
para compensadores contnuos. No decorrer do captulo so mostrados os circuitos
utilizados como interface entre o circuito de potncia e o microcontrolador. Tambm nesse
captulo so mostrados os resultados de simulao utilizando-se os controladores discretos
calculados.
No captulo cinco mostrada a metodologia de clculo e dimensionamento
dos elementos do circuito de potncia bem como apresentao dos resultados
experimentais, que mostra claramente que o conversor atende s normas e s caractersticas
desejadas.

120

O controle do conversor proposto, com alto fator de potncia, usando o


TMS320LF2407 no apresenta muitas diferenas em relao aos controladores contnuos
quanto aos resultados experimentais.
A principal vantagem dos controladores digitais est na facilidade de
implementao de lgicas de superviso de falhas e de comunicao com um
microcomputador, por exemplo. Uma caracterstica bastante positiva a facilidade de se
fazer alteraes no controle sem alterar o layout fsico da estrutura.
O controlador DSP utilizado apresenta grande capacidade de processamento,
cerca de 40 MIPS, e que satisfaz plenamente o processamento requerido para executar o
programa e ainda trabalhar com tcnicas de controle mais elaboradas. A arquitetura do
DSP, otimizada para aplicaes em controle neste controlador, permitiu muitas facilidades
na hora da implementao do programa. O tempo de converso era de aproximadamente1,5
s, o que era mais do que suficiente para implementar as malhas de controle necessrias.
O fato do controlador utilizar a notao de ponto fixo no se apresentou como
obstculo para a implementao do controlador. O simples fato de trabalhar-se com um
conjunto finito de representaes para caracterizar uma senide no implicou em um
empobrecimento do fator de potncia em relao ao controlador contnuo.
possvel, em etapas futuras, pensar no implementao de uma tcnica de
controle mais elaborada para a presente estrutura, como por exemplo controle e modulao
vetorial e se efetuar um estudo comparativo com a controle apresentado no presente estudo.

121

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