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F -X C h a n ge

F -X C h a n ge

c u -tr a c k

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Circuitos secuenciales 1

Ing. Mnica P. Ren


Ing. Mnica P. Ren

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introduccin
Combinacional: circuito cuya salida depende solo de la combinacin
presente de valores de entrada.
Siempre responden igual a la misma combinacin de entrada.
No pueden reconocer una secuencia de combinaciones ( no posee
memoria)

Qt

b
c
d

f a t , bt , ct , dt , . . .

Circuito
combinacional

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introduccin
Secuencial: circuito cuya salida no depende exclusivamente de la
combinacin de entrada, sino que dependen tambin de la evolucin o
historia anterior del sistema, apareciendo una realimentacin de la salida
hacia las entradas del sistema.

Qt

b
c
d

f Qt , a t , b t , c t , d t , . . .
Circuito secuencial
asncrono

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introduccin
La salida Qt+1 depende del valor anterior que tena Qt y de las nuevas
entradas en un instante determinado a,b,c,d..
Lo anterior implica que se debe recordar o memorizar el estado anterior
del circuito mediante variables de estado internas.
La historia de las entradas anteriores, se encuentra resumida en el estado
del circuito.
El estado se expresa en un conjunto( o coleccin)de variables de estado.

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introduccin
En los circuitos secuenciales entra el tiempo como un factor, que no se
haba considerado en los circuitos combinacionales.
Salida = F(entrada actual, estado anterior)

Resumiendo:
Un circuito secuencial puede entenderse simplemente como un circuito
combinacional en el cual las salidas dependen tanto de las entradas como
de las salidas en instantes anteriores, esto implica una retroalimentacin
de salidas como se ve en la siguiente figura:

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clasificacin
De acuerdo a como manejan el tiempo, los circuitos secuenciales,se
clasifican en circuitos secuenciales asincrnicos y circuitos secuenciales
sincrnicos.
O tambin segn la evolucin de las seales de salida, los circuitos
secuenciales se clasifican en asncronos o sncronos.

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Definiciones de sistema asincrnico


Asincrnicos: dispositivos secuenciales que monitorean sus entradas
continuamente y modifican su estado (o salida) en cualquier momento.
Se sirven de los retardos de propagacin de las compuertas lgicas
utilizadas. Pueden tener adems una seal habilitadora.
Ejemplos: latch SR, latch D
Sistema asncrono: cuando al aplicar una combinacin binaria en sus
entradas, la seal de salida evoluciona hasta alcanzar un valor que
permanece estable en el tiempo.

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clasificacin
Ejemplo de sistema asncrono simple

U1A
7416N

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Sincrnicos: slo permiten el cambio de estado en los instantes marcados


por una seal de reloj.
Sistemas sncronos: cuando la seal de salida slo evoluciona al aplicar
una combinacin de entrada y una seal de sincronismo, denominada
clock (clk o ck ). Es decir ,el circuito no cambia el valor de la salida , aunque
se varen las seales de entrada, si la seal de sincronismo no es activa.

Qt

f Qt , clk, a t , b t , c t , d t , . . .

b
c
d
clk

Circuito secuencial
sncrono

Ing. Mnica P. Ren

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Definiciones de sistema sincrnico

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clasificacin
Los secuenciales sncronos son ms caros que los asincrnicos, pero
presentan mayor estabilidad en comparacin con los asincrnicos.
Ejemplos: flip-flop D, flip-flop JK, flip -flop T.
Los dispositivos secuenciales ms elementales se denominan biestables o
flip-flops.
Mediante la unin de varios biestables, se pueden construir dispositivos
de mayor complejidad, como son los contadores, registros de
desplazamiento y memorias.

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S(Set): Puesta a 1 de la salida Q.


R (Reset): Puesta a cero de la salida Q.
Q t : Salida directa en el instante t.
Qt+1 : Salida directa en un instante posterior a t.
Q t : Salida complementada en el instante t.
Por nivel
Por flanco
R

clk

Activo por nivel alto

De subida

clk

Activo por nivel bajo

De bajada
Ing. Mnica P. Ren

clk

clk

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Notacin y significado de las variables

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Latches y flip-flops
Latch (o cerrojo): dispositivo secuencial que monitorea sus entradas
continuamente y modifica sus salidas en cualquier momento, de manera
independiente de una seal de clock. Pueden tener una seal de entrada
habilitadora.

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Latches y flip-flops
Flip-flop(FF): dispositivo secuencial que muestrea sus entradas y cambia
sus salidas solamente en ocasiones determinadas por una seal de clock
(o reloj).
Los flancos de la seal de reloj son los instantes de cambio.

En la primera grafica se tiene una seal de clock que activa al circuito


secuencial con TPP (transiciones de pulso positiva), y en la segunda con
TNP (transiciones de pulso negativa)
Ing. Mnica P. Ren

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Latch SR con compuertas NOR


Es un circuito con dos compuertas NOR acopladas en cruz.
Posee dos entradas conocidas como S (set) y R(reset) y tiene dos salidas
conocidas como Q y Q (complemento de Q, tambin la podemos
encontrar como Q, QN).
Posee dos estados tiles:
Q=1 y Q=0 estado establecido ( con S=1, R=0)
Q=0 y Q=1 estado restablecido ( con S=0, R=1)
Si S=R=1, se presenta el estado indefinido, que debe evitarse.
En condiciones normales S=R=0 ,a menos que se deba cambiar de
estado.

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1-Diagrama de bloque

2-Circuito lgico

1 Diagrama en bloque y 2 circuito lgico un latch S-R con compuertas


NOR.
Nota: en la figura 2, la salida QN es la Q (el complemento de Q).
Estudiemos el funcionamiento de este lach, considerando todas las
posibles combinaciones para S y R y partiendo de algn estado anterior
para Q y Q.
Ing. Mnica P. Ren

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Latch SR con compuertas NOR

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Latch SR con compuertas NOR,


funcionamiento

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Latch SR con compuertas NOR,


funcionamiento
Las siguientes tablas de funcionamiento presentan la misma informacin
de distintas formas:

Qn

Qn+1

Qn+1

Qn

Ing. Mnica P. Ren

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Latch SR, funcionamiento


Se dice que este tipo de latch es activo por nivel (alto y bajo) porque un
nivel alto en la entrada S (S=1) y un nivel bajo en la entrada R(R=0) pone al
latch en estado establecido.
Es necesario inmediatamente despus de la situacin anterior, poner a
nivel bajo S (S=0) para que funcione correctamente el latch, ya que si
permaneciera en alto y por error R tambin pasara a alto se dara el
estado indefinido (ver tabla celeste).
Entonces luego de cada estado ya sea establecido o reestablecido, ambas
entradas deben ponerse a nivel bajo, y el latch permanecer en el estado
establecido o reestablecido dependiendo de cual entrada fue 1 ms
recientemente.
Ing. Mnica P. Ren

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Ejemplo de un diagrama de tiempo y parmetros de temporizacin del


latch SR.

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Latch SR con compuertas NOR,


funcionamiento

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Latch SR con compuertas NAND


Consiste en dos compuertas NAND acopladas en cruz.
Posee dos entradas conocidas como S (set) y R(reset) y tiene dos salidas
conocidas como Q y Q (complemento de Q).
Posee dos estados tiles:
Q=1 y Q=0 estado establecido ( con S=0, R=1)
Q=0 y Q=1 estado restablecido ( con S=1, R=0)
Si S=R=0, se presenta el estado indefinido, que debe evitarse.
En condiciones normales S=R=1 ,a menos que se deba cambiar de
estado.

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Latch SR con compuertas NAND

Qn+1

Qn

Qn

Qn+1

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Latch SR con compuertas NAND


Si lo comparamos con el latch SR con compuertas NOR, vemos que las
seales de entrada del latch SR con compuertas NAND, son el
complemento de los valores empleados para el SR con NOR.
Por lo anterior a este latch tambin se lo conoce como latch SR.
En este caso, luego de cada estado ya sea establecido o reestablecido,
ambas entradas deben ponerse a nivel alto, y el latch permanecer en el
estado establecido o reestablecido dependiendo de cual entrada fue 1
ms recientemente.

Ing. Mnica P. Ren

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Latch SR con compuertas NAND


Representacin alternativa

Diagrama de bloque
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Se puede modificar el funcionamiento del latch SR bsico incluyendo una


entrada de control adicional, que puede determinar cuando se permite
cambiar de estado al latch.
S

Qn+1

Qn (sin cambio)

Qn (sin cambio)

0 (indeterminado)

X:no importa, puede ser 1 o 0.


Ojo! Recuerda que Qn+1 se refiere a la salida o estado Q actual, mientras
que Qn se refiere al estado Q anterior.
Ing. Mnica P. Ren

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Latch SR con entrada de habilitacin

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Latch D
Se construye para eliminar la condicin indeseable del estado
indeterminado en el latch SR.
Garantiza que las entradas S y R nunca sean 1 al mismo tiempo.
Posee dos entradas: D(datos) y C(control).
La entrada D pasa directamente a la entrada S y su complemento a la
entrada R.
Si C=0 el latch SR tendr ambas entradas (las acopladas en cruz) en 1 y el
latch no podr cambiar de estado sea cual sea el valor de D.
A continuacin se muestra el circuito lgico y la tabla de verdad del latch D
para explicar su funcionamiento.

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Latch D
C

Qn+1

Qn (sin
cambio)

X:no importa
Como se observa en la tabla de verdad, mientras que el latch est
habilitado, C=1, la salida Qn+1=D.
El latch D se llama as por su capacidad de almacenar un dato en su
interior.

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Latch D
Apropiado para usarse como almacenamiento temporal de informacin
binaria entre una unidad y su entorno.
Tambin se lo conoce con el nombre de latch transparente.

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Cuando usamos interruptores mecnicos, en algunos de ellos, es


imposible obtener una transicin de voltaje limpia, debido al fenmeno
de rebote (oscilacin) del contacto.
Las siguientes figuras muestran lo anterior:
VCC
5V
Rebotes aleatorios

2 J5

VSAL
R1

5V

1.0k
Key1= Space

0V
Interruptor a la
posicin 2

Ing. Mnica P. Ren

Interruptor en reposo en la
posicin 2

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Ejemplo de aplicacin, circuito


antirrebote

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Ejemplo de aplicacin, circuito antirrebote


Las mltiples transiciones de la seal de salida generalmente no duran
ms que unos milisegundos, sin embargo seran indeseables para muchas
aplicaciones.
Se puede usar un latch SR para prevenir que la presencia de rebote del
interruptor afecte la salida.
Analicemos que ocurre en los siguientes circuitos:

J1

J1

Key = Space
Key = Space

fig. 1

fig. 2
Ing. Mnica P. Ren

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Supongamos que el interruptor se encuentra en reposo en la posicin 1,


como se ve en la fig. 1, en ese momento la entrada R=0 y S=1 por lo que la
salida Q=0 (recuerde tabla latch SR con compuertas nand).
Cuando el interruptor se mueve a la posicin 2, ver fig. 2, R=1 y S=0 por lo
que la salida Q=1.
Si el interruptor rebota del contacto 2, R=S=1 y Q no se ver afectada.
As no pasar nada en Q cuando el interruptor rebote dentro y fuera del
contacto 2 antes de que finalmente llegue al punto de reposo en la
posicin 2.

Ing. Mnica P. Ren

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Ejemplo de aplicacin, circuito


antirrebote

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Flip-flops
Podemos modificar un latch para formar un flip-flop, produciendo un flipflop que se dispare nicamente durante una transicin de seal (de 0 a 1
o de 1 a 0) y quede inhabilitado durante el resto del pulso del clock.
Lo anterior permite lograr el sincronismo.
Veamos como construir un flip flop tipo D utilizando dos latch D (uno de
ellos lo llamaremos amo y al otro esclavo).
Comenzaremos analizando el circuito con la entrada de control C=0, luego
veremos que ocurre si C=1 y repetimos el ciclo.

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Flip-flop D, disparado por flanco negativo

Cuando CLK=0
AMO INHABILITADO, ESCLAVO HABILITADO Y Q
Cuando CLK=1 C ESCLAVO INHABILITADO, AMO HABILITADO D
Y
Cuando CLK cambia de 1 a 0
AMO INHABILITADO, ESCLAVO HABILITADO
Y(=D) Q
La salida del FF solo puede cambiar en los flancos negativos de la seal, o
transiciones de 1 a 0 del clock (TPN transicin de pulso negativa).
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Flip-flop D, disparado por flanco positivo

Se puede construir un F-F D, disparado por flanco positivo, simplemente


agregando otro inversor entre el CLK a el F-F amo.

Cuando CLK=0
AMO HABILITADO D
Y, ESCLAVO INHABILITADO
Cuando CLK=1
ESCLAVO HABILITADO Y
Q, AMO INHABILITADO
Cuando CLK cambia de 0 a 1
Y(=D)
Q
La salida del FF solo puede cambiar en los flancos positivos de la seal, o
transiciones de 0 a 1 del clock (TPP transicin de pulso positiva).
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Flip-flop D, disparado por flanco


Con los circuitos analizados anteriormente, F-F D, los cambios en los
estados de la seal de salida slo se producen durante las transiciones
ascendente o descendente (segn sea el caso) de la seale de reloj que
colocamos .
Cualquier otro cambio que tenga la entrada D entre dos transiciones de
reloj, no tendr ningn efecto en la salida.
Para funcionar adecuadamente la entrada D del flip-flop, disparado por
flanco debe mantenerse a un valor constante durante un cierto tiempo
antes y despus de la transicin de reloj (tiempo de establecimiento y de
retencin respectivamente).
La siguiente figura muestra un ejemplo de seales de tiempo para un F-F D
disparado por TPP.
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Flip-flop D

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Flip-flop D
El FF D es muy eficiente y econmico.
A partir del FF D se pueden construir otros FFs como el FF J-K y el FF T.
Las siguientes figuras muestran el smbolo grfico que se utiliza, para el FF
D disparado por TPP de clock y para el FF D disparado por TNP de clock.

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Flip-flop JK
Hay tres operaciones que pueden hacerse con un FF:
1. establecerlo en 1,
2. restablecerlo en 0 y
3. complementar su salida
El FF JK realiza las tres operaciones anteriores.
1. La entrada J establece el FF.
2. La entrada K lo restablece.
3. Cuando J y K estn habilitadas, la salida se complementa.
Lo anterior se verifica analizando el circuito siguiente aplicado a la entrada
D.
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Flip-flop JK

Qn+1

comentarios

Qn

Sin cambio

restablece

establece

Qn

complementa

Ing. Mnica P. Ren

La entrada D resulta:
D=JQ+KQ
El funcionamiento se
resume en la tabla.
Ojo, recuerde que
en el dibujo, la
salida QN
corresponde a Q

.d o

.c

.d o

lic

to

bu

O
W
!

PD

O
W
!

PD

c u -tr a c k

.c

F -X C h a n ge

F -X C h a n ge

c u -tr a c k

N
y
bu
to
k
lic

Flip-flop JK
Si J y K se dejan en alto (J=K=1), el FF cambiar de estados (conmutar)
para cada TPP de reloj.
Es decir el nuevo valor de Q (Qn+1) ser el inverso del valor que tena antes
de la transicin (Qn).

Ing. Mnica P. Ren

.d o

.c

.d o

lic

to

bu

O
W
!

PD

O
W
!

PD

c u -tr a c k

.c

F -X C h a n ge

F -X C h a n ge

c u -tr a c k

N
y
bu
to
lic

Es un FF complementador.
Se construye con un FF JK uniendo entre s las entradas J y K.
Tambin se puede construir con un FF D y una compuerta XOR.
Cuando T=0 (J=K=0) un borde o transicin de reloj no modifica la salida.
Cuando T=1 (J=K=1) un borde o transicin de reloj complementa la salida.
Se utiliza en el diseo de contadores binarios.

Ing. Mnica P. Ren

.d o

Flip-flop T
(toggle)

.c

m
o

.d o

lic

to

bu

O
W
!

PD

O
W
!

PD

c u -tr a c k

.c

F -X C h a n ge

F -X C h a n ge

c u -tr a c k

N
y
bu
to
k
lic

Flip-flop T (toggle)

Con un FF D la expresin para la entrada D es:

TQ

TQ

Cuando T=0, D=Q, y la salida no cambia


Cuando T=1, D=Q, y la salida se complementa.
T

Q(t+1)

Q(t)

Sin cambio

Q(t)

complementa

Ing. Mnica P. Ren

.d o

.c

.d o

lic

to

bu

O
W
!

PD

O
W
!

PD

c u -tr a c k

.c

F -X C h a n ge

F -X C h a n ge

c u -tr a c k

N
y
bu
to
k
lic

Ejemplo de aplicacin
Circuito de conteo binario de 3 bits y divisor de frecuencia

Ing. Mnica P. Ren

.d o

.c

.d o

lic

to

bu

O
W
!

PD

O
W
!

PD

c u -tr a c k

.c

F -X C h a n ge

F -X C h a n ge

c u -tr a c k

N
y
bu
to
k
lic

Algunas formas comerciales

Ing. Mnica P. Ren

.d o

.c

.d o

lic

to

bu

O
W
!

PD

O
W
!

PD

c u -tr a c k

.c