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Tasa aciertos h
N de aciertos
N de peticiones
100%
(N de peticiones) - (N de fallos)
N de peticiones
100%
20
2
17
-2
100% 87.5%
20
Sea una memoria cach en la que se realizan 230 accesos con una tasa de aciertos de1 75%. Calcule el nmero de fallos.
75%
N de aciertos
N de accesos
100% 75%
(N de accesos) - (N de fallos)
N de accesos
30
30
28
Sea un sistema jerrquico de memoria cach con un tiempo de acceso de 10ns. y una memoria principal con un tiempo de acceso de
100ns. La tasa de acierto es del 90%. Calcule el tiempo de acceso medio del conjunto en cada uno de estos dos diseos:
a) Cuando se produce un fallo, primero se mueve el bloque completo a la cach y despus se lee desde la cach.
b) Cuando se produce un fallo, se mueve el dato a la UCP y, simultneamente, se mueve el bloque a la memoria cach.
Previamente a las posibles lecturas en la cach se comprueba si la direccin solicitada por la UCP ya est en la cach, mediante una
bsqueda asociativa entre las etiquetas (muy rpida, de tiempo despreciable).
a)
TA
b)
TA
En el primer nivel se lee siempre: (Cantidad de accesos al nivel 1) 100 de cada 100.
( N de accesos al nivel 1) t A1 ( N de accesos al nivel 2 ) t A2
l 00
100 t A1 ( 100 - T ) t A2
100
( 110 ns ) (0.1100 ns ) 20 ns
En el primer nivel se lee slo cuando hay acierto: (Cantidad de accesos al nivel 1) T de cada 100.
( N de accesos al nivel 1) t A1 ( N de accesos al nivel 2 ) t A2
l 00
90 t A1 ( 100 - T ) t A2
100
Sea un sistema jerrquico de memoria est compuesto por una memoria cach dividida en particiones de 8 palabras y con un tiempo de
acceso de 10 nseg; y por una memoria principal de con un tiempo de acceso de 100 nseg. La tasa de acierto de la cach es del 90%. Calcule
el tiempo de acceso medio del conjunto en cada uno de estos dos diseos:
a) Cuando se produce un fallo, primero se mueve el bloque completo a la cach y despus se lee desde la cach.
b) Cuando se produce un fallo, se mueve el dato a la UCP y, simultneamente, se mueve el bloque a la memoria cach.
TA
Para contar la cantidad de accesos al nivel 2 se ha de tener en cuenta que cuando se produce un fallo, se mueve un bloque de 8 palabras
desde la memoria de segundo nivel hasta la de primer nivel.
En ambos diseos, en el segundo nivel siempre se lee 8 veces por cada fallo: (Cantidad de accesos al nivel 2) (100-T)8.
a)
TA
b)
TA
En el primer nivel se lee siempre: (Cantidad de accesos al nivel 1) 100 de cada 100.
( N de accesos al nivel 1) t A1 ( N de accesos al nivel 2 ) t A2
l 00
100 t A1 ( 100 - T ) 8 t A2
100
100 10 10
100
90 10
seg
Arquitectura de Computadoras
l 00
T t A1 ( 100 - T ) 8 t A2
100
90 10 10
9
89 10
seg
Sea un computador con un mecanismo de memoria virtual paginada, con un espacio virtual de 1 Gbyte y con pginas de 1 Kbyte. El
computador incluye una memoria cach que almacena lneas de 16 bytes. La cach est organizada en 32 conjuntos de 4 lneas cada uno.
Describa cmo se realizara la traduccin virtual y la bsqueda en la cach de forma que la informacin solicitada por el procesador fuera
recibida lo ms pronto posible. Trace un esquema con el proceso total: desde que el procesador emite la direccin virtual hasta que recibe el
dato.
| EV | = 1 Gbyte = 230 bytes || DV || = 30 bits.
| P | = 1 Kbytes = 210 bytes || offset || = 10 bits.
Memoria cach:
| lneas | = 16 bytes = 24 bytes 4 bits por palabra.
24 conjuntos 4 bits por conjunto, con 4 lneas en cada conjunto.
29
10 9
DV
PV
0
offset
10 9
DF
0
offset
N-C
8
43
0
DFC Direccin de lnea conjunto palabra
Para la traduccin de direccin virtual a direccin fsica. Suponemos el algoritmo de ubicacin asociativa (que es ms rpida que la directa) o
en dos niveles.
Mecanismo de traduccin para obtener la DF:
29
10 9
DV
PV
0
offset
TLB
PV PF
RTBP
PF PV1
.
.
.
mux
DF
PF
offset
Una vez obtenida la DF, la buscamos en la memoria cach de tal forma que en el directorio cach almacenamos N-C; y en la zona de
almacenamiento registramos la lnea completa N.
?
8
43
0
conjunto palabra
DFC
Arquitectura de Computadoras
Sea un sistema con memoria virtual paginada con un espacio lgico de 1 Kpalabras. El sistema dispone de una memoria fsica de 64
palabras ocupada por un nico proceso. En dicho espacio fsico se pueden almacenar 4 pginas. El esquema de traduccin es directo y est
auxiliado por una TLB de 2 entradas. Inicialmente las pginas virtuales
05, 1A, 1F y 09 (en notacin hexadecimal)
se encuentran en memoria principal ocupando las pginas fsicas:
0, 1, 2 y 3 respectivamente.
La TLB contiene los pares (direccin virtual, direccin fsica):
(1F, 02) y (05, 00).
El sistema utiliza un algoritmo de reemplazo LRU cuya cola es:
(05, 1F, 09, 1A).
Adems, el sistema dispone de una memoria cach de asignacin asociativa por conjuntos (2 conjuntos) que permite almacenar 4 lneas
(2 por conjunto) de 4 palabras cada una. Utiliza un algoritmo de reemplazo LRU para cada conjunto. La cach contiene en su directorio las
siguientes entradas (Las dos primeras en el conjunto 0 y las dos ltimas en el conjunto 1):
0, 7, 3 y 4.
Supongamos que:
El tiempo de bsqueda en la TLB es Td unidades de tiempo.
El acceso a la tabla de pginas es 50 veces ms lento.
El tiempo de acceso a la informacin de la cach (obtencin de una palabra) es Ti unidades temporales.
El tiempo de acceso a memoria principal (lectura de una palabra) es 20Ti.
El tiempo de acceso a disco (lectura del disco y escritura en MP) es 20000Ti.
El sistema permite el acceso simultneo a la cach y a la memoria principal.
Dada la secuencia de direcciones virtuales (en notacin hexadecimal) 53, 98, 58 y BA:
a)
b)
Muestre en cada referencia, el tiempo necesario para que el procesador reciba la palabra solicitada.
Muestre la evolucin de la TLB, PMA y cach; as como las direcciones fsicas traducidas.
| EV |
| EF |
| lneas |
| pginas
= 1 K palabras
= 64 palabras
= 4 palabras
| = 16 palabras
PMA
0
1
2
3
05
TLB
PV PF
1F
TLB
PV PF
1A
5
1F
1F 0
09
1A 1
09
TLB
TP
Cach
MP
Disco
CD ZA
05
05
09
1A
1F
Td
50 Td
Ti
20 Ti
20000 Ti
1.- 53 DV
0101 0011
Acierto TLB
Acierto cach
T = Td + Ti
DF 000000
2.- 98 DV
1001 1000
Fallo TLB
Est en MP
Acierto cach
T = 50 Td + Ti
DF 001110
0101 1000
Acierto TLB
Fallo cach
T = Td + 20 Ti
DF 000010
3.- 98 DV
Arquitectura de Computadoras
CD ZA
05
09
1F
1A
05
05
1A
1F
Sea un computador con una jerarqua de memoria de dos niveles gestionada mediante un sistema de memoria virtual paginado. El
espacio fsico es de 64 Kbytes, mientras que el espacio virtual es de 1 Mbyte. La memoria principal (MP) cubre todo el espacio fsico. El
tamao de pgina es de 1 Kbyte y se utiliza un esquema de traduccin virtual a fsico hbrido, haciendo uso de una memoria asociativa (TLB)
capaz de almacenar tres pares (PV, PF). Cada entrada de la tabla de pginas (TP) incluye, adems de la PF, los dos bits siguientes: bit
modificado (M) y bit Mp/Ms (si la pgina se encuentra en MP o no) (P). En caso de ser requerido un reemplazo, se utiliza el algoritmo LRU.
Analice cmo evolucionan los contenidos de la memoria principal, la TP y la TLB cuando el procesador emite la siguiente secuencia de
direcciones virtuales (Las letras R y W al lado de cada direccin virtual indican si el procesador pretende leer o escribir, respectivamente en
dicha direccin virtual):
2A307 (R), 2A75B (R), 2A85B (W), 2A09F (W), 2AC80 (W), 2A441 (R).
|EF| = |MP| = 64 Kb = 216 bytes || DF || 16 bits
|EV| = 1 Mb = 220 || DV || = 20 bits
|pgina| = 1 Kb = 210 || offset || = 10 bits
19
10 9
DV
PV
15
DF
EV (1 Mb)
MP (64 Kb)
.
.
.
.
.
.
offset
10 9
PF
0
offset
Traduccin hbrida:
DV
PV
offset
TLB (vaca)
PV PF
RTBP
PF PV1
mux
.
.
.
DF
PF
offset
1 Kb-1
DV: 2A307 (R), 2A75B (R), 2A85B (W), 2A09F (W), 2AC80 (W), 2A441 (R).
DV (hex)
DV (binario)
PV
PV
offset
(decimal)
168
(R)
169
(R)
170
(W)
168
(W)
171
(W)
169
(W)
Arquitectura de Computadoras
TLB
PF PV
0 0 168
1
2
TP
PF M
0000
.
.
.
0168 0
.
.
.
.
.
.
0
.
.
.
.
.
.
1
.
.
.
TLB
PF PV
0 0 168
1 1 169
2
P
.
.
.
1
1
.
.
.
PF
.
.
.
MP
PV
168
.
.
.
63
PF
1
.
.
.
MP
PV
168
169
.
.
.
63
P
.
.
.
1
1
1
.
.
.
PF
1
2
.
.
.
MP
PV
168
169
170
.
.
.
63
2A09F
Nmero de pgina virtual (168d)
010
1010
00
La pgina 168 ya estaba almacenada en TP y en TLB, no hay fallo de pgina. nicamente cambia el bit de modificacin en la tabla de
pginas, pues la pgina 168, que antes se referenci para leer en ella, ahora es para escribir. Otro cambio es en la TLB: tiene lugar una
reordenacin para reflejar que la 168 es hasta ahora la ltima referenciada.
TLB
PF PV
0 1 168
1 2 169
2 0 170
2A080 (W)
TP
PF M
0000
.
.
.
0168 0
0169 1
0170 2
.
.
.
1023
.
.
.
1
0
1
.
.
.
.
.
.
1
1
1
.
.
.
PF
1
2
.
.
.
MP
PV
168
169
170
.
.
.
63
2A441 (R)
TLB
PF PV
0 2 170
1 0 168
2 1 169
Arquitectura de Computadoras
Suponga un computador con una memoria principal (MP) de 1 Kbyte, siendo sta la mxima capacidad de memoria fsica que puede
direccionar el ordenador. La memoria de este sistema est gestionada mediante un esquema de memoria virtual paginada, con un tamao de
pgina de 128 bytes y con direcciones virtuales de 16 bits. Adems, consta de una memoria cach capaz de almacenar 8 lneas, cada una de
ellas de 16 bits. El procesador, en un momento dado, empieza a ejecutar un programa que consta de 5 pginas virtuales (PV), encontrndose
todas ellas en MP. La tabla de pginas consta de los siguientes pares :
(PV, PF): (0, 3), (1, 7), (2, 0), (3, 2), (4, 1).
Se usa un esquema de traduccin directa. Muestre la evolucin del contenido de la cach (tanto en su zona de almacenamiento como en su
directorio), a nivel de lnea, a medida que el procesador solicita la siguiente secuencia de direcciones virtuales (en notacin hexadecimal):
106, 132, 152, 117, 14B, 142, 79, 6B, 11, 26, 31, 250, 1B9, 1C4.
Resuelva el ejercicio suponiendo que las lneas se ubican en la cach segn el esquema asociativo por conjuntos (4 conjuntos). Suponga que
si hay reemplazar alguna lnea de la cach, ser la ms antigua de entre todas las candidatas (la primera en ser cargada, FIFO). Haga un
recuento de los fallos de pgina.
4 bits
2 bits
dir-lnea
6 5
4 3
nmero de conjunto
16
4 bits
0
desplazamiento
zona de almacenamiento
directorio cach
0
1
2
3
Funcionamiento:
1
El procesador genera una DV.
2
El sistema de MV traduce la DV a DF.
3
El sistema cach busca en la cach. Si no la encuentra, manda la DF a la MP y recoge una copia de la lnea correspondiente.
Traduccin de direccin virtual a direccin fsica; y determinacin de la lnea:
DV
106
132
152
117
14B
142
79
6B
11
26
31
250
1B9
1C4
PV
00010
00010
00010
00010
00010
00010
00000
00000
00000
00000
00000
00100
00011
00011
offset
000 0110
011 0010
101 0010
001 0111
100 1011
100 0010
111 1001
110 1011
001 0001
010 0110
011 0001
101 0000
011 1001
100 0100
PV PF
2
0
2
0
2
0
2
0
2
0
2
0
0
3
0
3
0
3
0
3
0
3
4
1
3
2
3
2
PF
0000
0000
0001
0000
0001
0001
0111
0111
0110
0110
0110
0011
0100
0101
DC
dir-lnea
offset
00
0110
11
0010
01
0010
01
0111
00
1011
00
0010
11
1001
10
1011
01
0001
10
0110
11
0001
01
0000
11
1001
00
0100
C
lnea dir-lnea DC
ZA
0
0
3
0
5
1
1
0
4
1
4
1
1F
7
1E
7
19
6
1A
6
1B
6
0D
3
13
4
14
5
C
0
3
1
1
0
0
3
2
1
2
3
1
3
0
offset
ZA lnea
DF
Arquitectura de Computadoras
Evolucin de la cach.
Zona de almacenamiento. Lnea fsica que contiene cada lnea cach.
Inicial
106
132
152
117
14B
142
79
6B
11
26
31
250
1B9
1C4
conjunto 0
0
-
0
-
0
-
0
-
0
4
0
4
0
4
0
4
0
4
0
4
0
4
0
4
0
4
20
4
conjunto 1
5
-
5
1
5
1
5
1
5
1
5
1
25
1
25
1
25
1
25
13
25
13
25
13
conjunto 2
30
-
30
-
30
26
30
26
30
26
30
26
30
26
conjunto 3
3
-
3
-
3
-
3
-
3
-
3
31
3
31
3
31
3
31
27
31
27
31
27
19
27
19
Inicial
106
132
152
117
14B
142
79
6B
11
26
31
250
1B9
1C4
conjunto 0
0
-
0
-
0
-
0
-
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
5
1
conjunto 1
1
-
1
0
1
0
1
0
1
0
1
0
6
0
6
0
6
0
6
3
6
3
6
3
conjunto 2
7
-
7
-
7
6
7
6
7
6
7
6
7
6
conjunto 3
0
-
0
-
0
-
0
-
0
-
0
7
0
7
0
7
0
7
6
7
6
7
6
7
6
7
fallo
fallo
fallo
fallo
fallo
fallo
fallo
fallo
fallo
fallo
fallo
fallo
fallo
reemplazo
(5)
Arquitectura de Computadoras
reemplazo
reemplazo
(3)
(31)
reemplazo
reemplazo
(1)
(0)
Sea un computador con un mecanismo de memoria virtual paginada, con un espacio lgico de 1 Kpalabras. El sistema dispone de una
memoria fsica de 64 palabras ocupada por un nico proceso. En dicho espacio fsico se pueden almacenar 4 pginas. El esquema de
traduccin es directo y est auxiliado por una TLB de dos entradas. Inicialmente se encuentran en memoria principal las pginas virtuales 5,
1A, 1F y 9 (en base hexadecimal) ocupando las pginas fsicas 0, 1, 2 y 3 respectivamente. La TLB contiene los pares direccin virtualdireccin fsica (1F, 2) y (5, 0). El sistema utiliza un algoritmo de reemplazo LRU cuya cola es (5, 1F, 9, 1A). Adems, el sistema dispone de
una memoria cach con ubicacin asociativa por conjuntos (dos conjuntos) que permite almacenar 4 lneas (2 por conjunto) de 4 palabras
cada una. Dicha cach utiliza un algoritmo de reemplazo LRU para cada conjunto. La cach contiene en su directorio las siguientes entradas:
0, 7, 3 y 4 (las dos primeras en el conjunto 0 y las dos ltimas en el conjunto 1). Supongamos que:
El tiempo de bsqueda en la TLB es Td unidades de tiempo.
El acceso a la tabla de pginas es 50 veces ms lento.
El tiempo de acceso a la informacin de la cach (obtencin de una palabra) es Ti unidades temporales.
El tiempo de acceso a memoria principal (lectura de una palabra) es 20Ti.
El tiempo de acceso a disco (lectura del disco y escritura en MP) es 2104Ti.
El sistema permite el acceso simultneo a la cach y a la memoria principal.
Dada la secuencia de direcciones virtuales (en base hexadecimal) 53, 98, 58 y BA: Analice la evolucin de la TLB, PMA y cach; as como
las direcciones fsicas traducidas; calculando en cada referencia, el tiempo necesario para que el procesador reciba la palabra solicitada.
| EV | = 1 Kbyte = 210 bytes || DV || = 10 bits.
| EF | = 64 bytes = 26 bytes || DF || = 6 bits.
Cantidad de conjuntos = 21 conjuntos 1 bit de conjunto.
Cantidad de palabras = 22 palabras 1 bit de palabra.
Cantidad de pginas = 4 pginas.
P= 64 bytes =16 bytes offset=4 bits
4 pginas
pginas
Estado
PV
05
1A
1F
09
inicial:
PF
0
1
2
3
TLB
PV PF
1F 2
05 0
Completamos la cach:
DC
C
111, 0 ZA=E
ZA
ZA
0
offset
5
PF
4 3
0
offset
5
3
2
1
0
Direccin de lnea conjunto palabra
Nmero de lnea
ZA
0001 1011
Conjunto 1
4
PV
DF
cach
Conjunto 0
DC
C
000, 0 ZA=0
9
DV
0
7
3
4
0
E
7
9
DC
ZA
DC
C
011, 1 ZA=7
DC
C
100, 1 ZA=9
ZA
ZA
0011
PV5
offset
ZA=0
Est en la cach No ocurre fallo de lnea. El tiempo consumido es T i .
As pues, el tiempo total es T =T d T i (el de acceso a la TLB y a la cach para examinarla).
Direccin solicitada N 2: 98.
1001
1000
PV9
offset
PV PF
05 0
1A 1
1F 2
09 3
ZA=E
Observamos que est presente en la cach, en la palabra 00 No hay fallo cach.
Tiempo total = Tiempo de acceso a la TP + Tiempo de acceso a la cach:
T =50 T d T i
Conjunto 0
Conjunto 1
00 01 10 11
0
0
7 E
3 7 7 7 7
4 9 9 9 9
DC
Arquitectura de Computadoras
ZA
1000
PV5
offset
0
00
conjunto
ZA=2
Conjunto 0
Fallo de lnea. Vayamos a la MP. Reemplazo LRU.
T =T d 20 T i
Conjunto 1
1010
PVB
offset
1
7
3
4
00 01 10 11
2
E
7 7 7 7
9 9 9 9
DC
ZA
Actualizacin de la TP.
Fallo de lnea.
Fallo de pgina en la TLB y en TP; bsqueda en la memoria secundaria.
PF
01 1
0
10
DC=3 conjunto
ZA=6
Fallo en la cach;
PV PF
05 0
0B 1
1F 2
09 3
actualizamos.
TLB
PV PF
0B 1
05 0
Arquitectura de Computadoras
Conjunto 0
Conjunto 1
00 01 10 11
1 2
3
6
3 7 7 7 7
4 9 9 9 9
DC
ZA
Sea un computador con una memoria cach de una capacidad de 8 lneas, con un tamao de lnea de 32 bytes; y una memoria principal
de 64 Kbytes. El computador incorpora un esquema de gestin virtual paginada entre la memoria principal y la secundaria, con un espacio
virtual de 1 Mbytes y un tamao de pgina de 128 bytes. En un instante determinado se encuentran residentes en la memoria principal las
pginas virtuales 18, 21 y 23; ocupando las pginas fsicas 3, 31 y 12, respectivamente. Tras ese instante, el procesador emite las dos
direcciones virtuales (en base hexadecimal) 00AA9 y 00BE5.
Denotemos por:
b) Si pretendemos minimizar el producto del retardo temporal por el nmero de comparadores, cul de los supuestos es el mejor?.
Se conoce por comparador el elemento necesario para encontrar la posicin dentro de un sub-bloque cuando la ubicacin en ste es al azar.
| MP | = 64 Kbytes = 216 bytes || DF || = 16 bits.
| EV | = 1 Mbyte = 220 bytes || DV || = 20 bits.
| PF | = | PV | = 128 bytes = 27 bytes || offset || = 7 bits.
19
7 6
DV
PV
15
DF
7 6
PV
offset
15
DF
Situacin inicial:
i.
0
offset
direccin
0
0
7
54
0
lnea palabra
PV DF
18
3
21
31
23
12
Asignacin directa.
TP
PV 00
PV 01
- - -
PV 18
3 - -
PV 21
31 - -
PV 23
12 - -
15
DFC
direccin
7
54
0
lnea palabra
ZA
Arquitectura de Computadoras
10
PV 21
La PV 21 se corresponde con la PF 31, por lo que:
31
offset
0001111 1 01 0 1001
DC
lnea palabra
DC = 15dec =Fhex
ZA = 7D
Lnea cach = 5
DC = 6dec = 6hex
ZA = 33hex
Lnea cach = 3
ZA
Segunda DV: 00BE5.
0000 0000 1011 1 110 0101
offset
PV 23
offset
0000110 0 11 0 0101
DC
lnea palabra
ZA
lnea
0
1
2
3
4
5
6
7
DC
ZA
DV = 00AA9 = 0000 0000 1010 1 010 1001
DF = 0000 1111 101 0 1001
6 33
F 7D
0
7
D
DFC = 00 00111 1101
TAA9 = P + Q + R
Se necesita un comparador por cada lnea.
ii.
Permite cualquier combinacin de lneas de memoria fsica en la cach, elimienando cualquier conflicto entre ellas.
Ventaja: Mejor rendimiento.
15
54
0
Inconveniente: Mayor coste.
DF
N
w
direccin
palabra
Primera DV: 00AA9.
DF = 0000 1111 101 0 1001
Fallo de lnea.
palabra
direccin
DC = 7D
Segunda DV: 00BE5.
Fallo de lnea.
lnea
0
1
2
3
4
5
6
7
DC
ZA
7D 7D
33 33
palabra
DC = 33
TAA9 = P + 8R
Se necesitan 8 comparadores.
Arquitectura de Computadoras
11
iii.
Asignacin directa para los conjuntos y totalmente asociativa para la lnea cach dentro de cada conjunto.
Pretende reducir el coste para mantener un rendimiento similar a la ubicacin totalmente asociativa.
15
DF
23 lneas 4 conjuntos de 2 lneas cada uno.
22 conjuntos 2 bits para codificar el nmero de conjunto.
Primera DV: 00AA9.
0000 1111 1
direccin
01
0 1001
7 6
N-n+1
direccin
DC = 1Fhex
ZA = 7Dhex
conjunto = 1
DC = Chex
ZA = 33hex
conjunto = 3
DC = 3Ehex
ZA = 7Dhex
conjunto = 1
DC = 19hex
ZA = 33hex
conjunto = 1
conjunto palabra
54
0
n-1
w
conjunto palabra
ZA
Segunda DV: 00BE5.
0000 0110 0
direccin
11
0 0101
conjunto palabra
ZA
TAA9 = P + 2R
iv.
0000 1111 10
direccin
0 1001
conjunto palabra
ZA
Segunda DV: 00BE5.
0000 0110 01
direccin
DC
0
1
Conjunto 0 2
3
4
5
Conjunto 1 6
7
ZA
0 0101
conjunto palabra
ZA
3E 7D
19 33
T = mx {P, Q} + R
Se necesitan 2 comparadores (los de las lneas).
Arquitectura de Computadoras
12
v.
0000 1111 10
sector
0 1001
lnea
sector = 3Ehex
ZA = 7Dhex
lnea = 1
sector = 19hex
ZA = 33hex
lnea = 1
palabra
N=4
sector
6 5 4
0
palabra
posicin de la lnea en el sector
ZA
Segunda DV: 00BE5.
S0
DC
3E
S1
19
S2
S3
0000 0110 01
sector
lnea
ZA
0 0101
palabra
ZA
0
7D 1
0
33 1
0
1
0
1
TAA9 = P + 4R
Se necesitan 4 comparadores (los de los sectores).
Conclusin: Para minimizar el producto del retardo temporal por el nmero de comparadores, lo aconsejable es utilizar la asignacin directa.
Arquitectura de Computadoras
13
Sea un computador con una memoria principal de 32 bytes dividida en cuatro bloques iguales entrelazados segn el esquema de orden
inferior. Si numeramos los bloques de 0 a 3, entonces el bloque nmero M contiene el valor 16M+2 en la posicin ( =0, 1, 2, ..., 7). El
computador tambin posee una memoria cach de 8 bytes. Todo el sistema de memoria est controlado mediante un esquema de memoria
virtual paginada, donde las pginas virtuales (PV) contienen 8 bytes y las direcciones virtuales (DV) son de 8 bits de longitud. El esquema
de traduccin es totalmente asociativo y el sistema cach trabaja con lneas de 2 bytes siguiendo un esquema de ubicacin asociativo por
sectores (2 sectores) y un algoritmo de reemplazo aleatorio. La TLB contiene los pares (PV, PF) siguientes:
(1, 3), (2, 0), (7, 1) y (13, 2)
Y el procesador solicita la siguiente secuencia de DV (en base hexadecimal):
15, 16, 3C, 14, 0D, 0F y 68
Analice la evolucin del contenido de la memoria cach (directorio cach y zona de almacenamiento).
| P | = 8 bytes || offset || = Log2 8 = 3 bits.
|| DV || = 8 bits
| MP | = 32 bytes = 25 bytes || DF || = 5 bits.
MV
| MV | = 28 bytes
MP
Bloque 0 8 bytes cada bloque
Bloque 1
Bloque 2
Sector 0
Bloque 3
Sector 1
Esquema de traduccin
de direccin virtual a
direccin fsica en MP
cach
Lnea 0
Lnea 1
Lnea 2
Lnea 3
7
DV
PV DF
1
3
Cada lnea
tiene 2 bytes
13
2
4 3 2
0
DF PF offset
3 2
0
offset
PV
0
s
w
Log2 (palabras por lnea)
Pgina
virtual
Pgina
fsica
Direccin
fsica
15
0001
101
00101
16
0001
110
00110
3C
0011
100
01100
14
0001
100
00100
0D
0000
101
11101
0F
0000
111
11111
68
0110
000
13
10000
No ocurre ningn fallo de pgina, por lo cual no es necesario realizar reemplazos en la MP, ni cambia la TP.
Direcciones de las palabras de MP que hay en cada instante en la cach:
inicialmente
vaca
00101
00110
00101
00110
01100
0100
00110
01100
Otro reemplazo
11101
11101
1
7 11111
0110
01100
3
3
Otro reemplazo
11101
7 11111
7
10000
3
4
En realidad, en cada lnea hay dos palabras (la acabada en 0 y la acabada en 1). Slo se indica la referenciada.
Pero debe recordarse que estn las dos.
Arquitectura de Computadoras
14
}
18
34
18
34
6
2
34
6
Arquitectura de Computadoras
30
1
6
3
15
7
3
30
62
6
7
3
30
62
8
7
4
Sea un sistema de memoria virtual segmentada con un espacio virtual de 1 Kbyte. En el instante t, la lista de segmentos residentes es la
siguiente:
posicin
tamao
25
Se supone que el orden de entrada de los segmentos presentes en este instante t es el que tienen en la tabla. A continuacin se reciben las
siguientes peticiones de segmentos (todas ellas no residentes).
instante
tamao
135
25
t+4
t+5
t+6
t+7
El algoritmo de reemplazo es FIFO hasta generar suficiente espacio (y sin compactacin). Analice el estado de la memoria en el caso de que
se aplique cada uno de los siguientes algoritmos:
i. Best-fit.
ii. First-fit.
250 200
0
i.
200
450 150
250
400
700 110
450
550
999 185
700
885
25
999
1023
400
450
550
700
885
999
1023
450
550
700
885
999
1023
550
700
885
1023
885
1023
Best-fit.
t+1
135
0
200
450 150
250
265
200
250
t+2
0
265
t+3
70
0
200
250
265
450
t+4
15
0
200
250
265
450
520
700
t+5
15
0
ii.
100
200
250
265
450
520
700
1023
First-fit.
t+1
0
65
250
400
450
550
700
885
999
1023
250
400
450
550
700
885
999
1023
250
400
450
550
700
885
999
1023
885
999
1023
885
999
1023
t+2
0
40
t+3
0 10
15
t+4
0 10
250
400
450
550
15
t+5
0 10
Arquitectura de Computadoras
700
250
300
400
450
550
16
700
Sea un sistema de memoria virtual segmentada con un espacio virtual de 1 Mbytes y una memoria principal de 1 Kbytes. El sistema
admite la definicin de segmentos virtuales con un tamao mximo de 2 Kbytes. Un programador redacta un programa en este sistema que
consta de los diez primeros segmentos virtuales, de tamaos:
segmento
tamao
160
50
2
170
3
70
114
150
155
135
60
25
El computador ejecuta este programa; y tras un cierto intervalo temporal, la memoria principal contiene cuatro de estos segmentos, de
manera que la lista LAVS contiene la siguiente informacin:
(0, 200), (250, 140), (450, 100), (700, 180) y (999, 25),
donde el primer valor de cada par indica la direccin del hueco y el segundo valor indica su tamao. El sistema utiliza un algoritmo de
ubicacin del tipo first-fit y prefiere el reemplazo de un segmento antes de la compactacin. Calcule el contenido final de LAVS despus de
que el procesador solicite la siguiente secuencia de direcciones virtuales (en base hexadecimal):
038A2, 04D01, 004BB, 030A9, 01773, 01A1C.
Situacin inicial:
250 200
0
550
999 185
700
885
25
999
1024
2047
No se indica cules son los segmentos residentes. Sera necesario conocerlos para saber si se debe reemplazar o no tras cada peticin.
Supondremos que inicialmente, ninguno de los segmentos residentes pertenece al usuario de nuestro problema.
Direccin virtual
en hexadecimal
Nmero de
segmento
038A2
0000 0011
04D01
0000 0100
004BB
0000 0000
030A9
0000 0011
01773
0000 0001
01A1C
0000 0001
200 250
390
450
550
700
885 9991024
2047
LAVS={(0, 65); (250, 140); (450, 100); (700, 185); (999, 25)}
Peticin de segmento 2: SV9, de tamao 25 bytes. Tambin cabe en el primer hueco.
SV9 SV7
40
250
390
450
550
700
2047
LAVS={(0, 40); (250, 140); (450, 100); (700, 185); (999, 25)}
Peticin de segmento 3: SV0, de tamao 160 bytes. No cabe en ninguno de los tres primeros huecos, pero s cabe en el cuarto hueco.
SV9 SV7
40
SV0
250
390
450
550
700
2047
LAVS={(0, 40); (250, 140); (450, 100); (700, 25); (999, 25)}
Peticin de segmento 4: SV6, de tamao 155 bytes. No cabe en ningn hueco. Se utiliza el reemplazo LRU.
Elegimos el primero de los segmentos que haba inicialmente, de tamao 50
40
200
390
450
550
700 725
999 1024
2047
SV6
200 235 390
450
550
700 725
999 1024
2047
40
LAVS={(0, 40); (200, 35); (450, 100); (999, 25); (700, 25)}
Arquitectura de Computadoras
17
Peticin de segmento 5: SV2, de tamao 170 bytes. No cabe en ningn hueco. No sirve con reemplazar el segmento original situado entre
las posiciones 390 y 450 (que sera el siguiente). Debemos reemplazar el situado entre 550 y 700.
40
200 235
450
40
200 235
450
725
555
999 1024
2047
999 1024
2047
40
200 235
450 485
555
999 1024
2047
Arquitectura de Computadoras
18
Sea un sistema de memoria virtual segmentada con una memoria principal de 1 Kbyte. En un cierto instante, la lista de los segmentos
residentes en la memoria fsica es la siguiente:
Posicin
Tamao
25
A continuacin se recibe la peticin de un segmento no residente de tamao 120; y seguidamente, la peticin de otro de tamao 150. Analice
el contenido de la memoria principal y qu acciones lleva a cabo la unidad de gestin de memoria (si hay varias posibilidades en cada accin,
indquelas todas) en los tres algoritmos siguientes:
i. First fit.
ii. Best fit.
iii. Worst fit.
Estado inicial:
Tamao
100
100
Posicin 0
i.
100
50
50
150
C
185
150
100
D
200 250
400 450
114
E
550
25
F
700
885
999
1024
FIRST-FIT. El segmento virtual es introducido en el primer hueco que quepa. La bsqueda se lleva a cabo en orden ascendente de
direcciones.
Tamao
100
100
Posicin 0
100
50
50
150
C
185
150
100
D
200 250
400 450
114
E
550
25
F
700
885
999
1024
SV1
No se encuentra residente en la memoria principal Fallo de segmento.
Tamao de (SV1 ) = 150-120=30 Cabe en el tercer hueco
Tamao
100
100
Posicin 0
100
50
100
50
150
C
30
200 250
400 450
120
185
SV1
550
114
25
F
700
885
999
1024
Lista LAVS: (200, 50), (400, 50), 550, 30), (885, 114).
SV2
No se encuentra residente en la memoria principal Fallo de segmento.
Tamao de (SV2 ) = 150 No cabe en ningn hueco Es necesaria una compactacin.
Trasladamos los segmentos libres desde sus respectivas posiciones hacia una zona de la memoria fsica de tal manera que cada hueco est
contiguo a otro, es decir, que los segmentos virtuales residentes en la memoria fsica pasen a encontrarse tambin contiguos en otra zona de
la memoria.
La lista LAVS contendr un nico elemento cuyo tamao ser la suma de los tamaos de todos los huecos residentes. En este hueco
podremos ubicar el segmento virtual que provoc el fallo.
244
Tamao
Posicin 0
100
100
150
100
100
200
350
120
185
E
450
570
25
150
94
SV2
F
755
780
874
1024
Arquitectura de Computadoras
19
ii.
BEST-FIT. Se recorre la lista LAVS en orden creciente de tamaos (con lo cual se tiende a generar segmentos de tamao pequeo).
SV1
Tamao de (SV1) = 120.
Tamao del hueco N 1 = 50 Aqu no cabe.
Tamao del hueco N 2 = 50? Aqu no cabe.
Tamao del hueco N 3 = 114 Aqu no cabe.
Tamao del hueco N 4 = 150 Aqu s cabe 150-120=30.
Tamao
Posicin 0
100
100
B
100
50
150
50
C
200 250
100
30
D
400 450
120
185
SV1
550 580
700
114
25
F
885
999
1024
Se reordena la lista LAVS: (550, 30), (200, 50), (400, 50), (885, 114).
SV2
Tamao de (SV2 ) = 150 No cabe en ningn hueco Es necesaria una compactacin.
El resultado es idntico al del FIRST-FIT, con la nica diferencia en la lista LAVS: (930, 94).
iii.
WORST-FIT. Se ordena la lista LAVS en orden inverso al del algoritmo BSET-FIT, es decir, en orden decreciente de tamaos. Los
nuevos segmentos son ubicados en el mayor de los huecos libres.
El resultado es idntico al del FIRST-FIT, con la nica diferencia en la lista LAVS.
SV1
Tamao de (SV1) = 120 LAVS = (885, 114), (400, 50), (200, 50), (550, 30).
SV2
Tamao de (SV2 ) = 150 LAVS = (930, 94).
Arquitectura de Computadoras
20
Sea un sistema segmentado con una memoria primcipal (MP) de 1 Kbyte (la mxima direccionable por el procesador) y un espacio
virtual que admite un mximo de 16 segmentos, cada uno de ellos de un tamao mximo de 512 bytes. Suponga que dicho sistema tiene
cargado un programa que ocupa diez segmentos virtuales (SV), concretamente los diez primeros del espacio virtual cuyos tamaos
respectivos son (en bytes):
50, 50, 150, 40, 135, 25, 400, 170, 100 y 110.
El procesador comienza a ejecutar el programa; y tras un cierto tiempo, nos encontramos con los cuatro primeros segmentos (del 0 al 3) en la
MP, comenzando respectivamente, en las siguientes direcciones fsicas (en notacin decimal):
200, 400, 550 y 885.
Adems, suponga que:
Se utiliza el esquema de traduccin hbrida, con una memoria asociativa capaz de almacenar slo cuatro pares (SV, SF) (los cuatro ms
recientemente referenciados).
La tabla de segmentos (TS) se encuentra en la MP, pero no debe tenerse en cuenta el espacio que ocupa.
El gestor de memoria introducir en la MP cada segmento en el primer hueco sificientemente grande que encuentre a partir de la
direccin fsica 0.
El gestor prefiere la compactacin al reemplazo.
En caso de reemplazo, se vaca el segmento ms antiguamente referenciado cuyo tamao sea igual o mayor que el tamao del segmento
solicitado.
a)
Analice la evolucin del contenido de la MP, de la memoria asociativa y de la TS a medida que el procesador emite las siguientes
direcciones virtuales (en base hexadecimal):
82D, 6B6, AFD, C1C, 50B, E34, 1001, 127A.
S0
200
S1
400
250
S2
MV S0 S1
0 50 100
0
1
2
3
4
5
6
7
8
9
S3
550
S3
885
700
450
S4
290
250
TS
segmento longitud
200
50
400
50
550
150
885
40
S2
S5
425
TLB
0 200
1
400
550
885
S6
Nmero de segmento
850
S8
1020
S0
135 200
S1
400
250
Arquitectura de Computadoras
S9
1120
1230
MP
8 7
0
offset
925 1023
S7
450
Direccin Virtual
S2
550
S3
885
700
450
21
925 1023
550
885
DF = 45
0
1
2
3
4
5
6
7
8
9
TS
segmento longitud
200
50
400
50
550
150
885
40
0
135
S3
TLB
1 400
2
550
885
Direccin fsica referenciada: 885d + 0 1011 0110b = 1067d. Cae fuera de la zona de almacenamiento del programa en MP!.
Direccin virtual solicitada N 3: 0AFD16. = 281310.
El segmento solicitado (S5) provoca un fallo de segmento en la MP (y por tanto en la TLB).
Su tamao es |S5|=25 bytes, es decir, cabe en el primer hueco.
MP
S4
0
S5 S0
135 200
S1
400
S2
550
S3
885
700
925 1023
450
160 250
Direccin fsica referenciada: 135d + 0 1111 1101b = 388d. Tambin cae fuera del programa.
Direccin virtual solicitada N 4: 0C1C16. = 310010.
885
135
S5
S6
El segmento solicitado (S6) provoca un fallo de segmento en la MP.
Su tamao es |S6|=400 bytes. No cabe en ninguno de los huecos existentes en este momento. Es necesaria una compactacin.
MP
S4
0
S5 S0 S1
S2
135 210 260
160
S3
410
S6
850
1023
450
TLB
4
0
3
410
135
450
0
1
2
3
4
5
6
7
8
9
TS
segmento longitud
160
50
210
50
260
150
410
40
0
135
135
25
450
400
TLB
3 410
5
135
450
260
S2
S7
MP
S4
0
S5 S0 S1
S2
135 210 260
160
Arquitectura de Computadoras
S3
410
S6
S7
850
450
22
1020 1023
TLB
5 135
6
450
260
850
0
1
2
3
4
5
6
7
8
9
TS
segmento longitud
160
50
210
50
260
150
410
40
0
135
135
25
450
400
850
170
S8
Su tamao es |S8|=100 bytes. No hay hueco suficiente. La MP est compactada, por lo que la nica solicin es un reemplazo.
Hay que buscar entre los segmentos de tamao mayor o igual que 100 bytes, el ms antiguamente referenciado.
Recordemos: (ms reciente, ..., menos reciente) = (7, 2, 6, 4).
TS
Por tanto, hay que reemplazar el S4 por el S8.
TLB
segmento longitud
0
160
50
6 450
MP S8
S5 S0 S1
S2
S3
S6
S7
1
210
50
0
135 210 260
410
850
2 260
2
260
150
1020
100 160
1023
450
3
410
40
7 850
4
8
0
5
135
25
6
450
400
7
850
170
8
0
100
9
S9
Sumando los tamaos de los huecos: (135-100) + (1024-1020) = 39 bytes < 110 bytes.
En caso de realizar una compactacin, no se conseguira hueco suficiente para ubicar el segmento S9. Por ello es necesario un reemplazo.
Segmentos candidatos (de tamao mayor o igual que 110 bytes): S2, S6, S7 y S8.
Ordenndolos por el orden de ms recientemente referenciados: (ms reciente, ..., menos reciente) = (8, 7, 2, 6).
Hay que reemplazar el S6 por el S9:
TS
TLB
segmento longitud
MP S8
0
S5 S0 S1
S2
S3
S9
S7
160
50
2 260
1
210
50
0
135 210 260
410
560
850
7 850
2
260
150
1020
100 160
1023
450
3
410
40
8
0
4
9 450
5
135
25
6
7
850
170
8
0
100
9
450
110
Arquitectura de Computadoras
23
Sea un sistema de memoria virtual segmentada; y un espacio virtual de 1 Mbyte. El sistema dispone de una memoria fsica de 4 Kbytes
reservada completamente para un nico proceso (las tablas de traduccin no ocupan espacio de memoria). Considere que el tamao del
mayor de los segmentos no supera 1 Kbyte. Adems, el sistema dispone de una memoria cach capaz de almacenar 8 lneas de 4 bytes cada
una, con un esquema de asignacin directa. El estado inicial de la memoria fsica y de la cach es el siguiente:
512
PMA
Posicin
lnea
0
1
2
3
4
5
6
7
SV 20
0
DC
12
01
7E
3A
3E
03
76
38
1024
1024
256
SV 80
512
768
512
SV 00
SV 13
1792
2816
3328
ZA
090
009
3F2
1D3
1F4
01D
3B6
1C7
El sistema utiliza un algoritmo de ubicacin Best-fit (los segmentos libres son ordenados segn orden creciente de los tamaos de sus
huecos) y reemplazo LRU (se reemplaza el ms antiguamente referenciado), prefiriendo la compactacin al reeemplazo. La cola LRU es:
{0, 80, 20, 13}
Siendo el 0 el segmento ms recientemente referenciado; y si se suprime un segmento de la PMA, se debe compactar antes de introducir el
nuevo segmento. Adems, cada compactacin lleva asociada una actualizacin de la cach para contener las nuevas direcciones de las lneas.
Dada la siguiente secuencia de direcciones virtuales:
{08C11, 05480, 00407, 08A08}
correspondientes a segmentos de tamaos respectivos
256, 768, 512 y 1024 bytes
Analice la evolucin de la memoria y de la cach, indicando las operaciones efectuadas (compactacin, acceso a la memoria secundaria, etc)
y las direcciones fsicas que se generan.
| EV | = 1 Mbyte = 220 bytes || DV || = 20 bits.
| EF | = 4 Kbytes = 212 bytes || DF || = 12 bits.
| SV |mx = 1 Kbyte = 210 bytes Desplazamiento: || offset || = 10 bits.
| cach | = 23 lneas || ubicacin dentro de la cach || = 3 bits
| lnea | = 4 bytes || desplazamiento || = 2 bits
19
DV
DF
11
7 6
21
0
direccin
lnea palabra
DF
11 10 9
PF
0
offset
10 9
SV
0
offset
En primer lugar se han de traducir las direcciones virtuales a direcciones fsicas; y posteriormente las direcciones fsicas debern ser
traducidas en el directorio de la cach.
DV
Lnea de MP
SV
SV
| SV |mx
offset
Lnea cach
ubicacin palabra
08011
0000 1000 11
00 000
1 00
01
35
0256
05480
0000 0101 01
00 100
0 00
00
21
0768
00407
0000 0000 01
00 000
0 01
11
01
0512
08A08
0000 1000 10
10 000
0 10
00
34
1024
Lnea cach
direccin DC
Ubicacin Lnea de MP
de la lnea
ZA
60
24
00
50
Arquitectura de Computadoras
24
lnea=4
ZA=304
Ocurre un fallo de lnea, pues donde debera ir la lnea 4 ya est ocupada por otra lnea.
Reemplazamos la direccin 3E por la 60; y en la zona de almacenamiento se colocar su contenido ZA=304.
512
PMA
Posicin
lnea
0
1
2
3
4
5
6
7
SV 20
0
DC
12
01
7E
3A
60
03
76
38
1024
1024
256
SV 80
512
768
256
SV 00
1792
2816
256
SV 35
3072 3328
SV 13
ZA
090
009
3F2
1D3
304
01D
3B6
1C7
lnea=0
ZA=120
Ocurre un fallo de lnea, pues donde debera ir la lnea 0 ya est ocupada por otra lnea.
Reemplazamos la direccin 12 por la 24; y en la zona de almacenamiento se colocar su contenido ZA=120.
512
PMA
Posicin
lnea
0
1
2
3
4
5
6
7
SV 20
0
DC
24
01
7E
3A
60
03
76
38
256
SV 80
512
768
1024
768
256
SV 21
1024
256
SV 00
1792
2816
256
SV 35
3072 3328
SV 13
ZA
120
009
3F2
1D3
304
01D
3B6
1C7
Arquitectura de Computadoras
25
lnea=1
ZA = 01
Al compactar hay que actualizar la cach. Se codifican en binario todas las ZA de la cach y se aaden los dos bits de palabra:
01
0010 0000
00
00
0000 1001
00
01
10
11
11
1111 0010
00
01
10
11
01
11
1101 0011
0000 0100
00
11
01
0001 1101
0011 0110
1100 0111
01
1152
SV 80
36-39
SV 01
4040-4043
SV 13
1868-1871
3089
SV 21
SV 35
116-119
3288-3291
1820-1823
SV 01
SV 35
SV 21
00
01
10
11
512
PMA
Posicin
SV 01
0
256
SV 20
SV 80
1024 1280
512
DC
24
01
86
42
60
03
66
40
lnea
0
1
2
3
4
5
6
7
512
1024
768
SV 21
256
SV 00
SV 35
3072 3328
2048
SV 13
4096
ZA
120
009
432
213
304
01D
3B6
207
Las DF estn donde empiezan esos segmentos virtuales; sumamos a las DF los offsets de antes, con lo que obtenemos DC y ZA. Si
coinciden se deja el mismo valor; y si no, los nuevos valores.
1
0100 000 0 00 00
00 100 0 00 00
DF 0100 100 0 00 00
DC = 24
0000 000 0 00 00
00 001 0 01 00
DF 0000 001 0 01 00
DC = 01
lnea=0
ZA = 120
5
1101 000 0 00 00
11 110 0 10 00
DF 1000 110 0 10 00
DC = 86
lnea=1
ZA = 9
1100 000 0 00 00
00 000 1 00 01
DF 1100 000 1 00 01
DC = 60
lnea=4
ZA = 304
Arquitectura de Computadoras
0101 000 0 00 00
11 010 0 11 00
DF 1000 010 0 11 00
DC = 42
lnea=2
ZA = 432
0000 000 0 00 00
00 011 1 01 00
DF 0000 011 1 01 00
DC = 03
1100 000 0 00 00
00 110 1 10 00
DF 1100 110 1 10 00
DC = 66
lnea=5
ZA = 01D
ZA = 336
26
lnea=3
ZA = 213
lnea=6
0101 000 0 00 00
11 000 1 11 00
DF 1000 000 1 11 00
DC = 40
lnea=7
ZA = 207
Ocurre un fallo de lnea, pues en la lnea 1 est situado un segmento. Actualizamos DC=00 y ZA=001:
DC
24
00
86
42
60
03
66
40
lnea
0
1
2
3
4
5
6
7
ZA
120
001
432
213
304
01D
3B6
207
SV 01
0
SV 20
512
DC
24
00
50
42
60
03
66
40
lnea
0
1
2
3
4
5
6
7
512
256
SV 80
1024 1280
1024
768
SV 21
SV 34
2048
256
SV 35
3072 3328
SV 13
4096
ZA
120
001
282
213
304
01D
3B6
207
1000 000 0 00 00
10 000 0 10 00
DF 1010 000 0 10 00
DC = 50
lnea=2
ZA = 282
Ocurre un fallo de lnea, pues en la lnea 2 est situada otra direccin: DC=86 y ZA=432. Por tanto, hay que sustituirla.
Arquitectura de Computadoras
27
Sea un computador con la memoria jerarquizada en dos niveles y gestionada mediante un esquema de memoria virtual segmentada con
paginacin. El espacio virtual de es 1 Mbytes, totalmente privado para cada proceso. La memoria principal es de 64 Kbytes. El tamao de las
pginas es de 512 bytes y los segmentos estn limitados a un tamao mximo de 16 Kbytes. La memoria principal est organizada en bytes y
el byte cuya direccin fsica es contiene el valor ( mod 256). El esquema de traduccin utilizado es directo en un nico nivel. Cada
entrada de la tabla de segmentos consta de 32 bits, de forma que el campo que especifica una direccin se encuentra en la parte menos
significativa de dicha entrada (todos los bits de proteccin, etc., se encuentran en la parte ms significativa). Cada entrada de las tablas de
pginas consta de 16 bits, de manera que el campo que especifica la pgina fsica tambin se encuentra en la posicin menos significativa de
la entrada. Todas las tablas de segmentos y pginas estn residentes en la memoria principal. Considere que el registro base de la tabla de
segmentos contiene el valor 0. Si el procesador solicita la direccin virtual 11D1C, qu direccin fsica se obtiene tras el proceso de
traduccin?.
| EV | = 1 Mbyte = 220 bytes || DV || = 20 bits.
| EF | = 4 Kbytes = 216 bytes || DF || = 16 bits.
| P | = 512 bytes || Posicin dentro de la pgina || = 9 bits
| SV |mx = 16 Kbyte = 214 bytes || Posicin dentro del segmento (de cada palabra) || = 14 bits.
Nmero mximo de pginas por segmento:
14
Tamao mximo de segmento 2
= 9 =25 || Posicin de la pgina dentro del segmento || = 5 bits
Tamao de pgina
2
Nmero de de
segmento virtual
0 1 1 1 0
0 0 0 1 0 0
19
13
4
Indica la posicin del comienzo
+
RTS=0 de la tabla de segmentos
Cada segmento
TS
31
23
15
tiene su tabla de
00 0
pginas
1
2
5
4
02
8
03 12
12
16
11
15
14
18
22
15
00
19
10010
17
21
10
13
11
14
17
7
3
10
13
04 16
05 20
10011
23
01
06 24
25
26
27
.
.
.
07 28
29
30
31
14
4627 + 2 14 = 4655
(4655) mod (256) = 47
4627
4628
19
20
4629
4630
21
22
.
.
.
.
.
.
4655
4656
47
48
.
.
.
.
.
.
1 0001 1100
3
1
1
Direccin fsica: 611C
Arquitectura de Computadoras
28