Circuitos Electrnicos

Integrados
Sesin n7

Circuitos Integrados digitales

Circuitos combinacionales
Copyright diciembre de 2014 por TECSUP

OBJETIVOS:
Reconocer
los
combinacionales.

diferentes

tipos

de

circuitos

Analizar y simplificar los circuitos combinacionales por

karnough y Morgan.
Comprender el funcionamiento de las compuertas
lgicas y los circuitos combinacionales.

Introduccin
Un circuito combinacional es un arreglo de compuertas lgicas.
Sus salidas estn determinadas por la combinacin de entradas,
sin ser influenciadas por el valor de las entradas y/o salidas
anteriores.

Por estar basadas en compuertas lgicas las entradas y salidas son

niveles de voltaje que representan los estados lgicos 1 0.
Por definicin, las salidas no influyen en el comportamiento del
circuito combinacional porque si lo hicieran, entonces el sistema
completo seria llamado secuencial.

CIRCUITOS COMBINACIONALES
Definicin: Son circuitos en los que la salida slo depende de la
combinacin de las variables de entrada.
En un instante cualquiera, t:

Si (t) f E0 (t), E1 (t),, E n 1 (t)

S0(t)

E0(t)
E1(t)

.
.
.

En-1(t)

Clasificacin

CIRCUITO
COMBINACIONAL

S1(t)

.
..

SSI: 1 a 12 puertas
MSI: 13 a 99 puertas
LSI: 100 transistores/mm2
VLSI: 1000 transistores/mm2

Hay una serie de funciones que se repiten habitualmente: son los

circuitos SSI y MSI
4

Sm-1(t)

BLOQUES FUNCIONALES MSI

Decodificadores (DECO)
Convertidores de cdigo BCD a 7 segmentos
Displays de 7 segmentos
Barrido de displays de 7 segmentos

Codificadores (CODEC)
Multiplexores (MUX)
Demultiplexores (DEMUX)
Circuitos aritmticos (cdigos binarios)
Sumadores
Restadores

CIRCUITOS COMBINACIONALES

Diseo de Circuitos
Combinacionales

Diseo de Circuitos
Combinacionales

Diseo de Circuitos
Combinacionales

Diseo de Circuitos
Conbinacionales

CIRCUITOS ARITMTICOS
Aritmtica de los ns binarios
Las operaciones bsicas que realiza una
ALU (unidad aritmtico-lgica) en un
computador son:
- Comparacin de ns
(A=B, A>B, A<B)

Nmero
A

Nmero
B

- Suma
ALU

- Resta

Control

- Multiplicacin y divisin

Resultado
R
29

Sumadores
Un sumador es un circuito lgico que calcula la operacin
suma. En los computadores modernos se encuentra en lo
que se denomina Unidad aritmtico lgica (ALU).
Generalmente realizan las operaciones aritmticas en cdigo
binario decimal o BCD exceso 3, por regla general los
sumadores emplean el sistema binario. En los casos en los
que se est empleando un complemento a dos para
representar nmeros negativos el sumador se convertir en
un sumador-restador (Adder-subtracter).
Las entradas son A,B,Cin que son la entradas de bits A y B, y
Cin es la entrada de acarreo. Por otra parte, la salida es S y
Cout es la salida de acarreo.
En la siguiente tabla muestra los resultados de este circuito.

Entrada

Salida

Cin

Cout

semisumador

b S A

Suma binaria

0+0 0 0

de n de 1 bit:

0+1

1 0

1+0

1 0

1+1

0 1
S

S= a + b
A = a. b

a
b

32

Sumador
Completo

X Y CIN
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1

S COUT
0
0
1 0
1 0
0
1
1 0
0
1
0
1
1
1

S X Y CIN X Y CIN X Y CIN X Y CIN

S X Y CIN
COUT X Y CIN X Y CIN X Y CIN X Y CIN
COUT X Y Y CIN X CIN

Diagrama de un sumador Completo

full adder
X
Y

CIN

COUT

Y
CIN

COUT

COUT
S

CIN

CIRCUITOS ARITMTICOS
Sumadores
Los sumadores se conectan en cadena para conseguir sumadores de ms
capacidad
A2

C2

B2

Sumador
de 1 bit
S2

A1
C1

A0

B1

Sumador
de 1 bit

C0

B0

C-1

Sumador
de 1 bit
S0

S1

B3 A3 B2 A2

Se encuentran realizados en C.I.

sumadores de 4 bits.
Se implementan mediante
cuatro sumadores completos.

+Vcc
CS

Los acarreos son internos

excepto un acarreo de entrada
CE y otro de salida CS que
permiten la conexin de varios
sumadores.
35

16 1
5
14

4 3

B1 A1 B0 A0
7 8

11 10
13

7483
15

9 12

S3

S2

S1

S0

CE

Sumador con propagacin de acarreo

c4

x3

y3

x2

y2

x1

y1

x0

y0

COUT

CIN

c3

COUT

CIN

c2

COUT

CIN

c1

COUT

s3

s2

s1

s0

CIN

c0

Sumador Comercial
74x283
7
5
6
3
2
14
15
12
11

C0
A0

S0

B0
A1

S1

B1
A2

S2

13

B2
A3
B3

S3
C4

10
9

7483

38

Restador

COUT

X3

Y3

X2

Y2

X1

Y1

X0

Y0

COUT

CIN

COUT

CIN

COUT

CIN

COUT

R3

R2

R1

R0

CIN

40

Comparador
Un comparador es un circuito electrnico, ya sea analgico o digital,
capaz de comparar dos seales de entrada y variar la salida en funcin
de cul es mayor.

41

CIRCUITOS ARITMTICOS
Comparadores
Comparan las magnitudes de dos
cantidades binarias.

Un comparador bsico lo constituye la

puerta XOR.

La comparacin de n binarios de
dos bits: A (a1, a0) y B (b1, b0)
requiere una XOR adicional.

b
ab

Y=1

a=b

Y=0

a1
b1
F

F = 1 si A = B

a0
b0

42

CIRCUITOS ARITMTICOS
Comparadores
Comparador de 4
bits

A0
A1
A2
A3
A>B
A=B
A<B
B0
B1
B2
B3

Compara dos ns binarios de 4 bits A y B e indica

en la salida cul es el mayor o si son iguales, si
los 4 bits forman parte de un n de ms bits, las
entradas A>B, A=B y A<B se utilizan para llevar
el resultado de la comparacin de los MSB.

Tabla de funcionamiento

A>B
A=B
A<B
A B
A>B
A<B
A=B
A=B
A=B

ENTRADAS
A>B
A<B
X
X
X
X
0
0
0
1
1
0

43

SALIDAS
A=B A>B A<B A=B
X
1
0
0
X
0
1
0
1
0
0
1
0
0
1
0
0
1
0
0

CIRCUITOS ARITMTICOS
Comparadores: Extensin de comparadores
Comparacin de dos n de 8 bits: A (a7 a6a0) y B (b7 b6b0)

a0
a1
a2
a3

0
1
b0 0

b1
b2
b3

A0
A1
A2
A3
A>B
A=B
A<B
B0
B1
B2
B3

a4
a5
a6
a7
b4
b5
b6
b7

44

A0
A1
A2
A3
A>B
A=B
A<B
B0
B1
B2
B3

A>B
A=B
A<B

Comparadores de Magnitud
74x86
A0
B0

DIFF0

74x02

U1
A1

1/4 74x86
A0
B0

U1

B1

DIFF1

DIFF

1 DF01_L

74x00
U2

U1
A2
B2

DIFF2

10

A3
B3

12

4 DF23_L

U1
11 DIFF3

13

U1

74x02
5

U2

U3

DIFF

Comparadores Comerciales
74x85
2
3

ALTBIN

ALTBOUT

AEQBIN AEQBOUT

AGTBIN
10
A0

AGTBOUT

B0
12
A1
11

B1
13
A2
14

B2
15
A3
1

74x682

B3

4
5
6
7
8
9
11
12
13
14
15

AGTBOUT = (A > B) + (A = B) AGTBIN

16

AEQBOUT = (A = B) AEQBIN

18

ALTBOUT = (A < B) + (A = B) ALTBIN

17

P0
Q0
P1
Q1
P2
Q2
P3

P EQ Q

19

Q3
P4
Q4
P5
Q5
P6
Q6
P7
Q7

P GT Q

Comparador de 12 bits

Comparadores
PNEQ
74x04
1

PEQQ

U2
74x04
3

PGTQ

U2

74x682
74x00
1

PEQQ

19

PGEQ

U3
PLEQ

PGTQ

74x08
1
2

U1

U4

PLTQ

49

50

Decodificadores
Un decodificador es un circuito lgico combinacional, que convierte un cdigo
de entrada binario de N bits en M lneas de salida (N puede ser cualquier
entero y M es un entero menor o igual a 2N), tales que cada lnea de salida ser
activada para una sola de las combinaciones posibles de entrada. En la
Figura se muestra el diagrama general de un decodificador de N entradas y M
salidas. Puesto que cada una de las entradas puede ser 1 o 0, hay 2N
combinaciones o cdigos de entrada. Para cada una de estas combinaciones
de entrada slo una de la M salidas estar activada 1, para lgica positiva;
todas las otras salidas estarn en 0. Muchos decodificadores se disean para
producir salidas 0 activas, lgica negativa, donde la salida seleccionada es 0
mientras que las otras son 1. Esto ltimo se indica siempre por la presencia de
pequeos crculos en las lneas de salida del diagrama del decodificador.

A continuacin se muestra la tabla funcional para un decodificador

(74138)

D
O O O O O O O O
E ABC
0 1
2
3
4
5
6
7
C

0
1
2
3
4
5
6
7

0
0
0
0
1
1
1
1

0
0
1
1
0
0
1
1

0
1
0
1
0
1
0
1

1
0
0
0
0
0
0
0

0
1
0
0
0
0
0
0

0
0
1
0
0
0
0
0

0
0
0
1
0
0
0
0

0
0
0
0
1
0
0
0

0
0
0
0
0
1
0
0

0
0
0
0
0
0
1
0

53

0
0
0
0
0
0
0
1

Decodificador Binario 2 a 4
Y0 = I1 I0
Y1 = I1 I0
Y2 = I1 I0

Y3 = I1 I0

Tabla de Verdad

I1

I0

Cada salida consiste

en un minterm de
las variables de
entrada
importante para la
implementacin de
funciones lgicas

DECODIFICADORES
Bloques comerciales:

CMOS comerciales
4028
4514
4515

TTL comerciales
74139
74155
74156
74137
7442
74154
7445

BCD a decimal (nivel activo alto)

4 a 16 lneas (nivel activo alto)
4 a 16 lneas (nivel activo bajo)

2 a 4 (doble) (Nivel activo bajo)

2 a 4 (doble) (Nivel activo bajo)
2 a 4 (doble) (Nivel activo bajo) (Open Collector)
3 a 8 (Nivel activo bajo)
BCD a decimal (Nivel activo bajo)
4 a 16 (Nivel activo bajo)
BCD a decimal (Nivel activo bajo)(Open Collector)

55

DECODIFICADORES: APLICACIONES
Seleccin de dispositivos:
Para cada valor de las variables E1 y E0
se activa uno y slo uno de los
dispositivos conectados a las salidas.
Lmpara
00

E1

Motor

DECO

01

2-4

E0

Vlvula
10
Ventilador
11

56

DECODIFICADORES: APLICACIONES
Realizacin de funciones lgicas:
Utilizando puertas OR o una puerta NAND
Nivel de salida activo alto, OR que suma los
minters de la funcin. Nivel de salida activo bajo,
NAND. En colector abierto, basta con cablear e
invertir.
A

Decoder
DECO
3:8
0 1

2 3 4 5

6 7

CBA

F1

F2

0 00

m0

00 1

m1

01 0

m2

01 1

m3

100

m4

101

m5

110

m6

111

m7

F1(C,B,A)=m0+m4+m7
F2(C,B,A)=m1+m3+m4+m5

m0 m 1 m 2 m 3 m 4 m 5 m 6 m 7
57

DECODIFICADORES
Extensin de decodificadores (I):
Se utilizan las entradas de
habilitacin o inhibicin para A
conseguir decodificadores de B
mayor capacidad. Cuando D C
toma el valor 0, la entrada de
habilitacin del decodificador
1, que es activa a nivel bajo, D
habilita el decodificador 1
obtenindose las salidas S0 a
S7
y
deshabilita
el
decodificador2. Cuando D
toma
el
valor
1
el
decodificador que se habilita
es el 2 obtenindose las
salidas S8 a S15.

S0
S1

S0
S1

S7

S7

S0 8
S1

S9

S7

S15

58

S8

DECODIFICADORES
Extensin de decodificadores (II):
Decodificador 5-32 con
decodificadores 3-8
E
D
E0 E1 E3

S0

S1 S2 S3..S7

C
B
A
E

E0 E1 E2

S0 S1

S7

E E0 E1 E2
S0 S1

Cuando el aumento de capacidad

requiere ms de dos decodificadores se
utiliza ms de un nivel. El n de los que
deben utilizarse en el 2 nivel viene
dado por:
n de salidas dec. a realizar
N dec.
n de salidas dec. disponible

S7

E0 E1 E2

S0 S1

S7

E0 E1 E2

S0 S1

S7

E= MSB
A= LSB

S0 S1

S7

S8 S9

S15

S16 S17
59

S23

S24 S25

S31

El Decodificador

BCD a 7 Segmentos 7447

60

El Decodificador

BCD a 7 Segmentos 7447

El Decodificador

BCD a Decimal 7442

62

DECODIFICADOR O DECODER

DECODIFICADOR

65

Codificadores
Un decodificador acepta un cdigo de entrada de N bits y produce un 1 o 0
en una y slo una lnea de salida. En otras palabras, se puede decir que un
decodificador identifica, reconoce o detecta un cdigo particular. El opuesto
de este proceso de decodificacin es llamado CODIFICACIN y es
ejecutado por un circuito lgico llamado CODIFICADOR.
Un codificador tiene un nmero de lneas de entrada, de las cuales slo una
es activada en un tiempo dado y produce un cdigo de salida de N bits,
dependiendo de cul entrada es activada. La Figura, muestra el diagrama
general de un codificador con M entradas y N salidas. Todas las entradas y
salidas estn en 1 cuando estn activadas.

Se vio que un decodificador binario a octal acepta un cdigo binario de

entrada de 3 bits y activa una de las 8 lneas de salida. Un codificador
octal a binario opera de la manera opuesta. Acepta ocho lneas de
entrada y produce un cdigo de 3 bits a la salida.

CDIGO
BINARIO

ENTRADA
A0

A1

A2

A3

A4

A5

A6

A7

O2

O1

O0

1
0
0
0
0
0
0
0

0
1
0
0
0
0
0
0

0
0
1
0
0
0
0
0

0
0
0
1
0
0
0
0

0
0
0
0
1
0
0
0

0
0
0
0
0
1
0
0

0
0
0
0
0
0
1
0

0
0
0
0
0
0
0
1

0
0
0
0
1
1
1
1

0
0
1
1
0
0
1
1

0
1
0
1
0
1
0
1

68

CODIFICADORES
Codificador con prioridad 3 a 8: 74LS148

Es un codificador con entradas y salidas activas a nivel bajo, dispone de una

entrada de habilitacin EI y de dos salidas GS y EO, activas tambin a nivel bajo:
EI = 1, no importa el valor de las entradas
codificador deshabilitado, todas las
salidas a 1.
EI = 0 y ninguna entrada activada
EO = 0
EI = 0 y alguna entrada activada
GS = 0
En la salida se obtiene el Ca1 del cdigo binario correspondiente a la entrada.
69

Codificadores Binarios
Convierten un cdigo de 2n bits a uno de n-bits
Uno de los ms tpicos es el de 8 a 3
En un momento dado slo una de las entradas
est activa (con valor igual a 1)
Entradas

I0
I1
I2
I3
I4
I5
I6
I7

Codificador
8a3

Salidas

Problema si ms de una entrada vale 1 en un momento dado

y0
y1
y2

Codificadores de Prioridad
Asignan un orden (prioridad) a las entradas
En el caso de que ms de una entrada valga 1, el
cdigo de salida corresponde a la de la entrada con
prioridad ms alta
Codificador de prioridad:
H7= I7
(MS ALTA PRIORIDAD)
H6= I7I6
H5= I7I6I5
H4= I7I6I5I4
H3= I7I6I5I4I3
H2= I7I6I5I4I3I2
H1= I7I6I5I4I3I2I1
H0= I7I6I5I4I3I2I1I0
IDLE= I7I6I5I4I3I2I1I0

Codificador binario estandar:

Codificadordede
Selector
Prioridad

Codificador
Binario

I0
I1

H0
H1

I0
I1

I2

H2
H3

I2
I3

Y0
Y1

Y0
Y1

I4

Y2

Y2

I5

H4
H5

I6

H6

I6

I7

H7
IDLE

I7

I3
I4

I5

IDLE

Y0= H1+H3+H5+H7
Y1= H2+H3+H6+H7
Y2= H4+H5+H6+H7
La seal IDLE vale 1 cuando ninguna entrada est activada

CODIFICADORES
Aplicaciones: Codificador de un
teclado utilizando un codificador
prioritario decimal a BCD
(74147).
Las teclas se representan
mediante 10 pulsadores; la
lnea correspondiente est a
nivel alto cuando la tecla no
est pulsada. Al pulsar una
tecla, la lnea se conecta a
tierra activando la entrada
correspondiente del
codificador. La tecla 0 no
est conectada ya que la
salida BCD complementada es
1111 cuando ninguna tecla
est pulsada y no necesita
codificacin.

74147

Codificacin de los 10
dgitos decimales de una
computadora para ser
procesados por un circuito
lgico. El dgito decimal se
codifica a su cdigo BCD

CODIFICADORES
Otras aplicaciones: Convertidor A/D
+ Vcc

E3

0. 75 Vcc

E2

0. 5 Vcc

B
A

E1

0. 25 V cc

CODEC
4- 2

Vanalgica

E0

US (Digital)
11
10
01
00
1

4
Ue (Vanalgica)

El Codificador

74148 (Octal) de 8 a 3 con prioridad

Codificador

El Display de 7 Segmentos
Una de las aplicaciones ms populares de los LEDs
es la de sealizacin, y una de las configuraciones
mas usadas es el arreglo de 7 leds en forma de ocho.

El Display de 7 segmentos

CONVERTIDORES DE CDIGO
Convertidor BCD a 7 segmentos

a
D
C
B
A

CONVERTIDOR
HEXADECIMAL
7 SEGMENTOS

a
f

c
/

d
e
f
g

79

N a

CONVERTIDORES DE CDIGO
DISPLAYS de siete segmentos
a

Ctodo comn
+Vcc

nodo comn

El convertidor de cdigo de la pgina

anterior (p.e. el 7448) debe
conectarse a un display de ctodo
comn.

Un convertidor de cdigo BCD/ 7

segmentos con salidas activas a
nivel bajo (7447) se conecta a un
display de nodo comn.

Nota: Los displays slo incluyen diodos Led en sus encapsulados , es necesario
aadir externamente las resistencias limitadoras de corriente.
80

CONVERTIDORES DE CDIGO
Hexadecimal a 7 segmentos: 9368
a

D
C
B

CONVERTIDOR

HEXADECIMAL /

7 SEGMENTOS

b
g
c

BCD/Binario (74184) Binario/BDC (74185)

BCD
D0
DGITO 0 C0
B0
A0
D1
C
DGITO 1 1
B1
A1

BINARIO

CONVERTIDOR
BCD /
BINARIO

B6
B5
B4
B3
B2
B1
B0

81

Multiplexor
Los multiplexores son circuitos combinacionales con varias entradas y una
nica salida de datos, estn dotados de entradas de control capaces de
seleccionar una, y slo una, de las entradas de datos para permitir su
transmisin desde la entrada seleccionada hacia dicha salida.

MULTIPLEXORES
2n

Son circuitos con

entradas de
informacin, n lneas de seleccin y una
salida :
El multiplexor coloca en la salida el
valor de la entrada seleccionada por
las lneas de seleccin.
Se trata en realidad de un
conmutador electrnico.
Entradas de informacin
(canales)

E0
E1

Mux.

E2n-1

.
.
.

Sn-1 S1 S0

E0
E1
E2n-1

Entradas de seleccin
(selectores)

83

2n-1

Salida
Z

..
.

Sn-1

S1 S0

MULTIPLEXORES
Ejemplo: Multiplexor de 4 canales (4 a 1)
E0
E1
E2
E3

Mux
S

4-1

Este multiplexor se puede

implementar de la siguiente forma:

S =BA.E0 +BA.E1 +BA.E2 +BA.E3 =m0.E0 +m1.E1 +m2.E2 +m3.E3

84

BA

00
01
10
11

E0
E1
E2
E3

B= MSB
A = LSB

MULTIPLEXORES
Extensin de multiplexores
Ejemplo: Multiplexor de 16
canales (16 a 1) a partir de
multiplexores de 8 canales

E0
E1
E2
E3
E4
E5
E6
E7

E0
E1 Mux
E2 8 -1
E3
S
E4
E5
E6
E7
A B C

E8
E9
E10
E11
E12
E13
E14
E15

E0
Mux
E1
E2 8 -1
E3
S
E4
E5
E6
E7
A B C

E0

Mux
2 -1

E1

A
B
C
D

85

D = MSB
A = LSB

Multiplexores
Permiten seleccionar una entrada de 2n posibles ,
mediante n bits de control (seleccin)

Multiplexor

2n entradas
de datos

..
.

salida

n bits
de seleccin

Multiplexor de 2 entradas de datos

Selecciona una lnea de datos de entrada (I0 o I1) dependiendo
del valor del bit de seleccin (S)

I0
0
0
0
0
1
1
1
1

I1
0
0
1
1
0
0
1
1

S
0
1
0
1
0
1
0
1

Y
0
0
1
0
0
1
1
1

Y= S.I0+SI1

MULTIPLEXORES
Aplicaciones: Generacin de funciones lgicas (I)
Generacin de funciones lgicas con un Mx del mismo n de
selectores que el n de variables de la funcin.
GND

5V

f( C,B,A) = m0 + m1 + m2 + m4 +m6

D0
D1
D2

Mux

D3

D4

D5
D6

D7

S2 S1 S0

89

f(A,B,C) )
f(C,B,A

m0

m1

m2

0
1

m3

1
0

m4

0
1

m5

1
0

m6

0
1

m7

1
0

MULTIPLEXORES
Aplicaciones: Generacin de funciones lgicas (II)
Generacin de funciones lgicas con un Mx de menor n de selectores que el
n de variables de la funcin.
C B A

0 0 0

0 0 1

0 1 0

0 1 1

1 0 0

1 0 1

1 1 0

1 1

BA

C
0

00

01

10

11

E0

E1
E2

Mux

E3
1

E0

E1

E2

E3

S1 S0

90

B A

Multiplexado de displays
Los requerimientos de potencia cuando son varios los displays necesarios
para visualizar un n pueden resultar excesivos para los elementos
implicados en el diseo. Es muy comn utilizar tcnicas de visualizacin
que incluyen una multiplexacin en el tiempo del encendido de cada uno de
ellos.
DATO

BCD/7 Sg

BCD/7
BCD/7 Sg
Sg

BCD/7
Sg
BCD/7 Sg

BCD/7 Sg
BCD/7 Sg

CONTROL
E0
E1

DECO

mo
m1
m3
m4

Se utiliza un decodificador para activar un solo display cada vez; se realiza

un barrido completo a una frecuencia superior a 50 Hz para que no se note.
91

Multiplexado de displays
Barrido secuencial de displays de siete segmentos utilizando un
decodificador y un nico convertidor de cdigo BCD a siete segmentos.

abcdefg
D
C
B
A

A
B
C

BCD
a s.s.

DEC

1
2
3
4
5
6
7
8

1
7

3
4
5

92

Multiplexado de displays
La ventaja fundamental del multiplexado radica en que la corriente requerida
por un n n de displays es 1/n de la que se requerira si estuvieran todos
iluminados permanentemente. Teniendo en cuenta que la corriente media en un
Led es de 10 mA, en el caso peor se requieren 7x10mA =70 mA para cada
display en lugar de nx70mA.
Importante: Es necesario un tiempo muerto entre la activacin de cada
display para evitar errores por la persistencia. Se consigue utilizando la
entrada CS (Chip Select) del decodificador
1

Desactivacin de CS <=> Todos los transistores cortados

Las entradas DCBA pueden venir de un

multiplexor, que sera gobernado por las
mismas lneas ABC que el decodificador.
93

D
C
B
A

BCD a
s.s.

.
.
.

MULTIPLEXORES
CMOS comerciales
74C150
74C151
74C153
4051
4052
4053
4066
TTL comerciales
74150
74151
74153
74157
74158

Analgico. 2 a 1
Analgico. 4 a 1
Analgico. 8 a 1
Interruptores analgicos
16 a 1. Salida nivel bajo.
8 a 1. Doble salida (nivel alto y bajo)
4 a 1.
2 a 1.
2 a 1. Salida nivel bajo
94

Multiplexor

95

Multiplexor - 74151
Multiplexor a 8 entradas

Multiplexor - 74151

98

Demultiplexor
Un demultiplexor es un circuito combinacional que tiene una entrada de
informacin de datos d y n entradas de control que sirven para
seleccionar una de las 2n salidas, por la que ha de salir el dato que
presente en la entrada. Esto se consigue aplicando a las entradas de
control la combinacin binaria correspondiente a la salida que se desea
seleccionar.

DEMULTIPLEXORES
Tienen 1 entrada de informacin, 2n salidas y n lneas de seleccin
En la salida aparece el valor de la entrada que se encuentra seleccionada
por las lneas de seleccin.
Realizan la funcin inversa de los multiplexores.
B A
Entrada

Demux

1-2n

S0
S1
.
.
.

0
0
1
1

Salidas

S2n-1

S0 S1 S2 S3

0
1
0
1

E
0
0
0

0
E
0
0

0
0
E
0

0
0
0
E

S0

Cn-1 C1 C0

Demux S1
1-4

S2

Seleccin

S3

Ejemplo: Demultiplexor de 1 a 4
B
100

Si = E.mi

DEMULTIPLEXORES
Como en un demultiplexor Si = Emi, se puede usar como demultiplexor un
decodificador con entrada de habilitacin (o inhibicin)
Se utiliza como entrada del demux la entrada de habilitacin del
decodificador.
Ejemplo:
74154: Decodificador/Demultiplexor de 4 a 16

Entradas
de
seleccin

D
C
B
A

S0
S1
S2
74154

Entrada
E

G1
G2

101

S15

DEMULTIPLEXORES
Aplicaciones
2n Entradas

2n Salidas

N total de lneas:
n+1 en lugar de 2n

DEMUX

MUX

Entradas de Seleccin (n)

102

Ejemplo de utilizacin
Realizacin de funciones con multiplexores
I0
I1
I2
I3

Y = I0S1S0 + I1S1S0 + I2S1S0 + I3S1S0

S1 S0

Ejemplo:

Implementar Z con
un mux de 4 entradas de
datos
Z = ABC + AB + ABC

C
1
0
C

I0
I1
I2
I3

S1 S0

AB

Demultiplexor 74138
Decodificador

Demultiplexor 74138
Decodificador