Reduccin de

estados equivalentes
Mario Medina C.
mariomedina@udec.cl

Reduccin de estados
equivalentes
Proceso de diseo anterior no asegura el
nmero mnimo de estados
z Reduccin de nmero de estados
z

z
z

Reduccin en nmero de flip-flops

Reduccin en lgica combinacional

Asignacin de estados
z

Tambin puede reducir lgica combinacional

Mario Medina

Ejemplo: detector de
secuencias con reinicializacin
z

Tabla de estados

Construir un circuito secuencial que reciba

como entrada X una secuencia de 0s y 1s y
genere salida Z=1 si la secuencia de entrada
es 0101 1001
z

El circuito se reinicializa cada 4 bits

X=0101 0010 1001 0100
Z=0001 0000 0001 0000

Generaremos todos los posibles estados

Correspondencia de filas
z

Estados H e I son equivalentes

z

z
z

z
z

Correspondencia de filas

Tienen el mismo comportamiento frente a las

mismas entradas
Podemos reemplazar I por H en la tabla
Estados K, M, N, P son tambin equivalentes a H

Estados J y L son equivalentes

Con estos cambios, G y D son idnticas
z

E y F tambin lo son

Mario Medina C.

Tabla de estados reducida

Diagrama de estados
z

Ejemplo: reduccin de estados

z

Por un conducto se envan datos de a cuatro

bits en forma serializada. Disear un circuito
secuencial sincrnico que detecte e indique
a la recepcin del cuarto bit si el segundo y
el cuarto bit enviados estuvieron en estado 1.

Equivalente a
diagrama visto
anteriormente

Ejemplo: reduccin de estados

z

Diagrama de estados
izquierda 0
derecha 1

z
z

0/0

1/0

3
1/0

4
1/0

0/0

0/0

1/0

10

11
0/0

X=00101111000101010
Z=00001011000001010

1/0

0/0

0/0

0/0

0/0
1/1

0/0

0/0

12
1/0

1/1

0/0

1/0

7
1/0

0/0

13

14

15

1/1
1/1

0/0
1/0

1/0

1/0

0/0

0/0

Ejemplo: reduccin de estados

Estado
Actual

Tabla con
estados
redundantes

Mario Medina C.

1
2
3
4
5
6
7
8
9
10
11
12
13
14
15

Prximos Estados (n+1)

X=0
X=1
Estado
Zn
Estado
2
0
3
4
0
5
6
0
7
8
0
9
10
0
11
12
0
13
14
0
15
1
0
1
1
0
1
1
0
1
1
0
1
1
0
1
1
0
1
1
0
1
1
0
1

Zn
0
0
0
0
0
0
0
0
0
1
1
0
0
1
1

Ejemplo: reduccin de estados

z

Reduccin de estados
Agrupe segn las salidas:
Z=00 clase a

Z=01 clase b

Clase a
1

Clase b
7

12

13

10

11

14

15

Ahora agrupe segn prximos estados.

Clase a

Clase b

12

13

10

11

14

15
a

Ejemplo: reduccin de estados

Ejemplo: reduccin de estados

Reduccin de estados

Reduccin de estados

Contine agrupando hasta no existan ms

estados indistinguibles.
Clase a

Clase b

Contine agrupando hasta no existan ms

estados indistinguibles.

Clase c

12

13

10

11

14

15

Clase a

Clase b

Clase c

12

13

10

11

14

15

Ejemplo: reduccin de estados

z

12

13

10

11

14

15

1/1

10

1/0

0/0
0/0

0/0

1/1

12

13

10

11

14

15

10

Tabla final de estados

Prximos Estados
(n+1)

Definir transicin a estados definidos.

Agregar un circuito de inicializacin de los FF,
conectado a CLR o PRE, y forzar un estado inicial (la
flecha roja en el diagrama de estados).
De esta forma los estados no definidos quedan como
superfluos.

Salidas Zn

X=0

X=1

X=0

X=1

10

10

10

-/0

Asignacin de variables secundarias

6 estados requieren 3 FF, y 2 estados no definidos.
Para los no definidos:
z

Estado
Actual

Ejemplo: reduccin de estados

z

6
C

1/0

10

-/0
0/0

0/0

-/0

-/0

1/0

1/0

0/0

0/0

1/0
0/0

Ejemplo: reduccin de estados

Diagrama final de estados

1/0

Clase d

Ejemplo: reduccin de estados

z

Asignacin de variables secundarias

8

0/0

-/0

1/1

10

-/0

-/0

-/0

0/0

1/0

5
10

Mario Medina C.

Ejemplo: reduccin de estados

z

Debido a lo anterior definiremos los estados indefinidos

(L=111 y S=101) de la siguiente manera.
Estado
Actual n

Ejemplo: reduccin de estados

-/0

1/1

10

-/0

-/0
-/0

0/0

-/0

-/0

0/0

1/0

Prximos Estados
(n+1)

X=0

X=1

X=0

X=1

000

010

010

010

011

110

110

100

100

011

001

001

100

000

000

100

000

000

101

100

100

111

110

110

Mapas y ecuaciones de excitacin utilizando FF-T

z
z
z

z
z

Correspondencia de filas permite eliminar

muchos estados equivalentes
Pero no todos

Tabla de implicacin o diagrama de pares

z

TA = ABCX + ABC
TB = ABC + ABC + ABC
TC = ABCX + BC + AC

Ejemplo
z

Circuito final
z

Dos estados que tienen las mismas salidas

ante las mismas entradas son equivalentes
z

Ejemplo: reduccin de estados

TA = ABCX + ABC
TB = ABC + ABC + ABC
TC = ABCX + BC + AC

Estados equivalentes
z

Z = ABCX

Salidas Zn

Ejemplo: reduccin de estados

z

Mapas de transiciones y salida

Sea la siguiente
tabla de estados
Tabla de
implicacin
compara todos los
estados entre s

Permite encontrar todos los estados

equivalentes

Mario Medina C.

Tabla de implicacin (I)

z

Primero, marcar
con X aquellos
estados cuyas
salidas son
diferentes
z

Construir diagrama de pares

Comparar cada par de filas de la tabla
z
z

Tabla de estados reducida

z

C y E son
equivalentes
A y D son
equivalentes

Procedimiento de construccin

Luego, revisar
nuevamente la
tabla
D y F tienen X, por
lo que A y B (que
depende de D y F)
tambin tiene X

A y D; D y A

De la tabla final,
puede decirse que
z

A y C, A y E, A y F, A
yH

Tabla de implicacin (III)

Eliminar los pares

autoimplicados
z

Tabla de implicacin (II)

Proceso termina si no se agregan ms X a la

tabla

Ejemplo: de la tabla de estados

a los mapas de excitacin
z

Tablas de estados y de transicin iniciales

z

Asignacin de estados arbitrarias

Si las salidas son diferentes, marcar con X

Eliminar los pares autoimplicados
Si las salidas son iguales, marcar los pares
implicados

Repetir hasta que no pueda agregar ms X

z Finalmente, i es igual a j para toda celda i-j
que no contenga una X
z

Mario Medina C.

Mapas de excitacin para flipflop D

Mapas de excitacin para flipflop J-K

z

Mapas para Jc y Kc
quedan como
ejercicio
Ecuaciones para JK ms simples que
ecuaciones para D
z

Ejemplo: de la tabla de estados

a los mapas de excitacin
z

Tabla de estados inicial

Tablas de excitacin para flipflops D

Mario Medina C.

Complejidad
escondida en el
flip-flop

Ejemplo: de la tabla de estados

a los mapas de excitacin
z

Tabla de transicin

Tablas de excitacin para flipflops S-R