ESCUELA SUPERIOR POLITCNICA DE CHIMBORAZO

FACULTAD: INFORMTICA Y ELECTRNICA

ESCUELA: INGENIERIA ELECTRONICA EN CONTROL Y REDES INDUSTRIALES
CARRERA: INGENIERIA EN ELECTRONICA, CONTROL Y REDES INDUSTRIALES

GUA DE LABORATORIO DE SISTEMAS DIGITALES

SEMESTRE Y PARALELO

PRCTICA No. 3
(Diseo de sistemas con:
Comparadores, Sumadores y Restadores)

1. DATOS GENERALES:
NOMBRE: (estudiante(s)

CODIGO(S): (de estudiante(s)

GRUPO No.: .

FECHA DE REALIZACIN:

FECHA DE ENTREGA:

2. OBJETIVO(S):
2.1.

GENERAL
Diseo de circuitos digitales Comparadores, Sumadores y Restadores
utilizando lenguaje de descripcin de hardware (VHDL) e implementacin del
Hardware en la placa Spartan 3E de Xilinx.

2.2.

ESPECFCOS
Aprender programacin bsica en VHDL.
Disear, programar e implementar circuitos con Compuertas Lgicas
utilizando VHDL.
Disear, programar e implementar circuitos Comparadores, Sumadores y
Restadores.
Crear archivo UCF para especificacin de perifricos de la placa Spartan 3E
de Xilinx.
Implementacin del Hardware en la placa Spartan 3E de Xilinx.

3. METODOLOGA
Describir la metodologa utilizada para el desarrollo de la prctica, que incluye
una descripcin secuencial de los pasos a seguir.
4. EQUIPOS Y MATERIALES:
EQUIPOS:
Laptop
Placa de Xilinx Spartan 3E.
SOFTWARE:
ISE Xilinx
5. MARCO TEORICO:
Introducir marco terico sobre programacin LSI y MSI, con VHDL.
6. PROCEDIMIENTO:
Listar las actividades o etapas en forma secuencial para el desarrollo de la
prctica, generalmente se utilizar entre otras:
Observacin y reconocimiento de instrumentos y equipos
Manejo de instrumentos y equipos
Toma y recoleccin de datos
Ordenamiento y procesamiento de datos
Clculos y resultados
Anlisis, graficacin e interpretacin de resultados
Observaciones
a) Realice en VHDL el diseo de un comparador digital como el que muestra la
siguiente figura

b) Pegue una imagen del cdigo vhdl realizado con su respectivo testbench,
simulacin con el ISim y tabla de verdad.
c) Realice un archivo UCF con la configuracin para utilizar los 4 switchs y un
diodo led de la placa Sapartan 3E.
d) Sintetice, implemente el diseo y sbalo a la placa, pegue una fotografa de la
placa en funcionamiento.
e) Ahora realice un archivo vhdl que resuelva el siguiente ejercicio:
Problema:
Disee un comparador de dos nmeros A y B, cada nmero formado por dos
bits ( Al AO ) y ( Bl BO ) la salida del comparador tambin es de dos bits y
est representada por la variable Z ( Z1 ZO ) de tal forma que si:
A = B entonces Z = 11
A < B entonces Z = 01
A > B entonces Z = 10
El circuito respectivo de este comparador es el siguiente

f) Pegue una imagen del cdigo vhdl realizado con su respectivo testbench,
simulacin con el ISim y tabla de verdad.
g) Ahora realice el diseo de un medio sumador en vhdl, su representacin
mediante compuertas lgicas se muestra a continuacin:

h) Pegue una imagen del cdigo vhdl realizado con su respectivo testbench,
simulacin con el ISim y tabla de verdad.
i) Ahora realizaremos un archivo vhdl con el diseo de un sumador completo, para
ello instanciaremos al medio sumador creado anteriormente, pues un sumador

completo se compone de dos medios sumadores, como muestra la siguiente

figura:

j) Pegue una imagen del cdigo vhdl realizado con su respectivo testbench,
simulacin con el ISim y tabla de verdad.
k) Realice un archivo UCF con la configuracin para utilizar los 3 switchs y dos
diodo led de la placa Sapartan 3E.
l) Sintetice, implemente el diseo y sbalo a la placa, pegue una fotografa de la
placa en funcionamiento.
m) Ahora se desea disear un sumador de 4 bits en el cual solo se requiere
conectar en cascada un circuito medio sumador y 3 sumadores completos como
muestra la siguiente figura:

n) Pegue una imagen del cdigo vhdl realizado con su respectivo testbench,
simulacin con el ISim y tabla de verdad.
o) Ahora realice el mismo ejemplo anterior, pero ahora utilice la librera
work.std_arith.all, pegue una imagen del cdigo vhdl realizado.
p) Realice en VHDL el diseo de un sumador /restador de 3 bits:
Para la realizacin de clculos binarios, es imprescindible la utilizacin de
elementos capaces de realizar operaciones matemticas. Las unidades
aritmtico-lgicas contienen esencialmente capacidades aritmticas de suma y

multiplicacin. En esta prctica se desea disear un mdulo restador sumador

de 3 bits sin signo de acarreo encadenado basado en un sumador de un bit con
acarreo de entrada y salida. Este sumador de un bit se puede enlazar de modo
que se pueda construir un sumador de tantos bits como se desee de forma
rpida y sencilla. La estructura se muestra en la figura siguiente:

Cada mdulo de 1 bit posee cuatro entradas (A, B, CIN,ADDSUB) y dos salidas (S,
COUT). La entrada ADDSUB controla el resultado de la salida, efectuando la suma si su
nivel lgico es 1, y la resta si su nivel lgico es 0, en cualquier caso, la operacin se
realiza entre los operadores A, B, CIN. Por ejemplo si A=3 y B=6, el resultado de la suma
es 9, y dado que la resta siempre se realiza como A-B, el resultado es D=13. Un ejemplo
de simulacin es:

a) Pegue una imagen del cdigo vhdl realizado con su respectivo testbench,
simulacin con el ISim y tabla de verdad.
7. CONCLUSIONES Y RECOMENDACIONES:
Poner sus conclusiones sobre la prctica
8. BIBLIOGRAFA:
Poner la bibliografa consultada

ANEXOS
Poner Anexos