Supongamos que tenemos un procesador con un IPC base 1.

0, asumiendo
todas las referencias
golpeado en la cach primaria, y una frecuencia de reloj de 4 GHz. Asumir
una memoria principal
tiempo de acceso de 100 ns, incluyendo todo el manejo seorita.
Supongamos que la tasa de fallos
por instruccin en la cach primaria es del 2%. Cunto ms rpido ser el
procesador
ser si aadimos una memoria cach secundaria que tiene un 5 ns tiempo de
acceso, ya sea para un xito o
un fallo y es lo suficientemente grande como para reducir la tasa de fallos a
la memoria principal a 0,5%?

Sol.
El penalti fallado a la memoria principal es

El IPC eficaz con un nivel de almacenamiento en cach est dada por Total
de IPC IPC = Base + Memory-parada ciclos por instruccin Para el
procesador con un nivel de almacenamiento en cach, IPC Total = ciclos 1.0
+ Memory-parada por instruccin = 1,0 + 2% x 400 = 9 Con dos niveles de
almacenamiento en cach, un fallo en el primario (o de primer nivel) de
cach puede ser satisfechos o bien por el cach secundario o por la
memoria principal. El penalti falladopara un acceso a la memoria cach de
segundo nivel es

Si el fallo se satisface en la cach secundaria, entonces esta es toda la pena

de perder.
Si el fallo tiene que ir a la memoria principal, entonces la penalidad total
fallo es la suma
del tiempo de acceso a memoria cach secundaria y el tiempo de acceso
principal de la memoria.
As, para una cach de dos niveles, IPC total es la suma de los ciclos de
parada de ambos
niveles de cach y el IPC de base:
IPC total = 1 + puestos primarios por instruccin
+ Puestos secundarios por instruccin
= 1 + 2 20% + 0,5% x 400 = 1 + 0,4 + 2,0 = 3,4
De este modo, el procesador con la memoria cach secundaria es ms
rpido por

Alternativamente, podramos haber calculado los ciclos de parada sumando

el establo
ciclos de aquellas referencias que golpearon en la cach secundaria ((2% 0,5%) 20 =
0.3). Esas referencias que van a la memoria principal, que debe incluir el
costo de
acceder a la cach secundaria, as como el tiempo de acceso a memoria
principal, es (0,5%
(20 + 400) = 2,1). La suma, 1.0 + 0.3 + 2.1, es de nuevo 3,4.
Las consideraciones de diseo para una cach primaria y secundaria son
significativamente
diferente, porque la presencia de la otra memoria cach cambia la mejor
opcin frente
una memoria cach de nivel nico. En particular, una estructura cach de
dos niveles permite la primaria

cach para centrarse en minimizar el tiempo de xito para producir un ciclo

de reloj ms corto o menos
etapas de canalizacin, mientras que permite
la memoria cach secundaria para centrarse en tasa de fallos para reducir
la pena de larga memoria
los tiempos de acceso.

Prediccion dinmica de ramas .- rama dinmica

prediccin Prediccin
ramas en tiempo de ejecucin utilizando
tiempo de ejecucin
informacin.
buffer de prediccin de saltos
Tambin se llama rama
tabla de historial.
una pequea
la memoria que est indexado
por la parte inferior de
la direccin de la sucursal
instruccin y que
contiene uno o ms bits
que indica si el
rama fue tomada recientemente
o no.

VHDL SUMA 2 NUMEROS

Cdigo:
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;

entity sumador is
port(
A,B:in std_logic_vector(1 downto 0);
HEX0:out std_logic_vector(0 to 6); S:out std_logic_vector(4 downto 0));
end sumador;
architecture rtl of sumador is
constant numero5:std_logic_vector(0 to 6):="0100100"; -- 5
constant numero2:std-logic_vector(0 to 6):="0010010"; -- 2
begin
S<=('0'&A)+B; -- mostramos la suma en 5 bits,
process (A,B)
begin
if (A>B) then
HEX0<=numero2;
else
if(A=B) then
HEX0<=numero5;
else HEX0<="1111111"; -- para no mostrar nada en el display otros casos
end if;
end if;
end process;
end rtl;