UNIVERSIDAD NACIONAL MAYOR DE

SAN MARCOS
FACULTAD DE INGENIERA
ELECTRNICA y ELCTRICA
LABORATORIO DE CIRCUITOS
DIGITALES I

LABORATORIO 6 :
-Circuito Comparador
-Generador de Paridad
-Circuitos combinacionales con CI-MSI.
Informe : Previo 6
Profesor : Ing. Oscar Casimiro Pariasca

Alumno : Jorge Luis Camacho Quispe

Cdigo : 13190145

Lima 2015

CUESTIONARIO PREVIO
1. Presentar los diagramas esquemticos y las tablas de verdad de
los C.I. M.S.I. concernientes a esta practica ( 74LS85, 74LS86)

Tabla de verdad del comparador de 4 bits 74LS85

2. Explique el funcionamiento de un comparador de magnitud de 2

bits y de 4 bits
Comparador de Magnitudes de Dos Bits
Los nmeros A y B de dos bits en orden significativo ascendente a descendente
se ordenan de la siguiente forma:
A = A1A0
B = B1B0
En un comparador de dos bits se utilizan dos compuertas OR Exclusiva. El
comparador se muestra en la figura 3.8.2. Los bits ms significativos se
comparan en la compuerta 1 y los dos menos significativos en la compuerta 2.
En el caso de nmeros iguales, los bits tambin son iguales, teniendo como
salida en cada XOR el valor 0. Cada XOR se invierte y la salida de la compuerta
AND tendr un 1. En nmeros diferentes, los bits sern diferentes y la salida de
cada XOR ser 1.

Comparador de magnitudes de cuatro bits

En el diagrama 3.8.3. se muestra un comparador de magnitud de cuatro bits.
Las entradas son A y B y las salidas son las tres variables binarias A>B, A=B y
A<B. Escribiendo los coeficientes de los nmeros A y B en orden significativo de
ascendente a descendente:
A = A3A2A1A0 = Ai+3Ai+2Ai+1Ai
B = B3B2B1B0 = Bi+3Bi+2Bi+1Bi

Salida A=B

Los dos nmeros son iguales si todos los nmeros del mismo peso son iguales,
es decir A3=B3, A2=B2, A1=B1 y A0=B0.
La igualdad de los nmeros Ai y Bi se determina comparando los coeficientes
segn el valor 0 1 para los dos bits. En la comparacin se emplea la variable
yi. Esta variable binaria es igual a 1 si los nmeros de entrada A y B son iguales,
de lo contrario ser igual a 0. Por consiguiente, la comparacin de dos bits en la
posicin i de un nmero, est dada por:
yi (Ai=Bi) = AiBi + AiBi = (Ai Bi)'
Por ejemplo, s A3 = 1 y B3= 1; y3 ser igual a y3 = A3B3 + A3B3 = 11 +
11 = 1 pero s A3 = 1 y B3= 0 ; y3 = A3B3 + A3B3 = 10 + 01 = 0. La
comparacin se realiza para el resto de los ceficientes Ai y Bi. El nmero A ser
igual a B s se cumple la condicin yi=1 para todos los coeficientes, es decir una
operacin AND:
(A=B) = y3y2y1y0
La variable binaria A=B es igual a 1 solamente si todos los pares de dgitos de
los nmeros son iguales.
Salidas A>B y A<B
La comparacin en este caso se comienza desde el bit ms significativo. Los
dgitos se comparan uno a uno y si estos son iguales se prueba con el siguiente
par de bits menos significativos. La comparacin continua hasta que se
encuentra un par de dgitos desiguales. En la posicin donde se encuentre un
uno en A y un 0 en B se puede afirmar que A>B. Por el contrario, s A es igual a
0 y B igual a 1 entonces A<B. La funcin correspondiente a cada salida es:
(A>B) = A3B3 + y3A2B2 + y3y2A1B1 + y3y2y1A0B0
(A<B) = A3B3 + y3A2B2 + y3y2A1B1 + y3y2y1A0B0

3. Explique el funcionamiento de un circuito generador de paridad.

Explique el caso de paridad par o impar
Los generadores de paridad par son aquellos circuitos que generan un 0 cuando
el nmero de 1 en la entrada es par y un 1 cuando es impar, en el caso de dos
bit, sera como se muestra en la tabla de verdad:
Entradas

Salidas

P = paridad par, es decir un nmero de 1 par.

I = paridad impar, es decir un nmero de 1 impar.
Las funciones cannicas sern:

Cuya posible implementacin se muestra en la figura:

Como venimos comentando a lo largo de todo el tema estos circuitos no se

suelen cablear, sino que se presentan como circuitos integrados, un ejemplo de
generadores de paridad sera el CI 74180.

4. Explique el funcionamiento de un circuito detector de paridad.

Si un dispositivo transmite un dato con, por ejemplo, paridad par, el dispositivo
receptor debe recibir el mismo dato y con la misma paridad. Si hubiera un error
durante la comunicacin es muy posible que el dato recibido no coin- Objetivos
cida con el transmitido. Algn bit ha cambiado de estado. El circuito detector de
paridad delatar esta situacin.
El dispositivo 74HCT280: Consiste en un generador / Detector de paridad de 9
bits integrado. La siguiente figura muestra su diagrama de pines as como su
smbolo abreviado.

Dispone de 9 entradas (I0-I8) por donde se introduce la palabra binaria de 9

bits. La salida (patilla 5) se activa cuando el nmero de bits de entrada que
valen 1 es par. La salida (patilla 6) se activa cuando el nmero de bits de
entrada que valen 1 es impar. La alimentacin se aplica por la patilla 7 (GND) y
por la patilla 14 (+5 Vcc).
El esquema de la figura muestra el clsico circuito de aplicacin del dispositivo
74HCT280. Mediante los interruptores E0-E8 se introduce la palabra de 9 bits
de entrada. Las salidas S0 y S1 se activan en funcin de que los bits de esa
palabra que valen "1" sean impar o par respectivamente.

5. Disee un circuito lgico para controlar las luces instaladas en

un pasadizo largo que tiene 3 puertas, una en cada extremo y
una a la mitad. Cada puerta tiene un interruptor para operar las
luces a lo largo del pasillo. Etiquete los interruptores como A, B y
C.
Vemos que para el caso de entrar por una puerta digamos A y salir por
la B accionamos el interruptor correspondiente, este podria estar en el
estado lgico 1 (Encendido) o 0 (Apagado) pero estos casos sern
independientes por lo tanto si existen 2 estados lgicos iguales el
resultado depender del tercero.
A

Usando Mapa de Karnaugh:

C
0

AB

1
1

00
01

1
1

11
1
10
La Salida ser :
BC + A
B
C + AB
C + ABC
F= A

El circuito resultante ser:

6. Obtener la tabla de verdad de cada una de las salidas S y C del

circuito mostrado:

Sea sus expresiones de salida :

Para la primera expresin

S=( y+x).z +( y+x).

S=(x).z+(xy).
S=(xyz)
Para la segunda expresin

C=( y+x).z+xy
C =(xy).z+xy

Su tabla de verdad ser :