UNIVERSIDAD NACIONAL DE INGENIERIA

FACULTAD DE INGENIERIA ELECTRICA Y

ELECTRONICA

MICROELECTRNICA
INFORME Previo N 2
DISEO DE UN INVERSOR CMOS ESTATICO Y OTROS
CIRCUITOS
CON LOGICA DINAMICA
PROFESOR: ING. ALARCON
ESTUDIANTE:
FLORES ALBINO, CARLOS E
CODIGO: 19930074J
FECHA DE ENVO:08-NOV-2014-II

2014-2

2.- Disear la funcin dada usando el estilo CMOS esttico complementario

Para el rbol Pull-up:

Se toma en cuenta solamente transistores pMOS para los unos de la funcin entonces se
toma la ecuacin original.

Para el rbol Pull-down:

Se toma en cuenta solamente transistores nMOS para los ceros de la funcin, y se toma
el complemento de la funcin.

Para el rbol Pull-up:

Para el rbol Pull-down:

El layout es el siguiente:

Process view in 3D

Simulacin: frecuencia mxima es: fmax=(1/150ps)= 6.6GHz; fsimulacin=0.2311GHz

4. Disear la funcin dada usando el estilo DCVSL esttico:

F= A.B.C+A.C.D
F=A.C.(B+D)
Para esto le hallamos su forma negada
_ _ _ _ _
F= A+C+B.D, el circuito ser el siguiente

Segn la
tabla de

CD/AB
00
01
11
10

00
0
0
0
0

01
0
0
0
0

11
0
0
1
1

10
0
0
1
0

Karnaught:

Lo cual se puede verificar el LAYOUT desarrollado:

Simulacin: frecuencia mxima es: fmax=(1/18ps)= 55.55GHz; fsimulacin=0.2311GHz

6) Disear un sumador completo (S y C) usando el estilo DCVSL DIN MICO.

En la simulacin es suficiente verificar con 02 combinaciones. Usar PULSE.
Hallar la mxima frecuencia (considerar iguales tiempos de precarga/evaluacin)
Simular considerando las reglas, dadas en clases, para evitar glitches en las salidas.
Sumador
Se tiene un circuito de 3 entradas, los bits de los nmeros a sumar y el acarreo del
bit anterior, y 2 salidas, la salida suma y la salida de acarreo.

De donde se obtiene S y Cout

_ _
_ _
_
S = (A.B+A.B)Cin + (A.B+A.B)Cin

Cout = A.B+(A+B).Cin
DCVS
El esquema a nivel de transistores de una puerta DCVSL genrica se muestra en la
siguiente figura:

Su operacin est dividida en fases de precarga y de evaluacin, controladas por la

seal . Cuando la seal toma el valor '0', la estructura se encuentra en fase de
precarga. En dicha fase, el rbol NMOS diferencial se encuentra deshabilitado ya
que el camino al nodo de tierra est cortado por el transistor NMOS de precarga.
Los transistores PMOS de precarga conducen por lo que colocan un nivel alto en la
salida del rbol; que por la accin de los inversores de salida, ambos nodos toman
un valor 0 (siendo ste un dato no vlido). Cuando la seal toma el valor 1, la
estructura se encuentra en la fase de evaluacin. En dicha fase, el transistor NMOS
de precarga conduce conectando el nodo de tierra al rbol diferencial. Los
transistores PMOS de precarga estn cortados, por lo que la rama del rbol que
conduce colocar en su salida un 0 (el nodo de tierra) que, con la accin del
inversor de salida, pasar a un 1 en el nodo correspondiente de la estructura
diferencial. Por contra, la salida del rbol cuya rama no conduce mantiene el nivel
alto de la fase de precarga (en principio un almacenamiento dinmico).
8. Dado el diagrama de STICK simplificado, interprete dicho diagrama, dibuje el

A
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

B
0
0
0
0
1
1
1
1
0
0
0
0

C
0
0
1
1
0
0
1
1
0
0
1
1

D
0
1
0
1
0
1
0
1
0
1
0
1

OUT
1
1
0
1
0
1
0
1
0
0
0
0

1
1
1
1

0
0
1
1

0
1
0
1

0
0
0
0

Cuya tabla de verdad es el siguiente

circuito esquemtico de transistores y

obtenga la funcin lgica de salida.

Realizando su respectivo layout obtenemos

Simulacin: frecuencia mxima es: fmax=(1/82ps)= 12.19GHz; fsimulacin=0.2311GHz

9.En los circuitos de la figura y la tabla se define una lgica ternaria (con tres
niveles de voltaje en in): GND (DATA0), Vdd/2 (NULL), Vdd (DATA1).
La salida out codifica de acuerdo al nivel de voltaje en la entrada in de los
circuitos Detec0 y Detec1.

Analizar el
funcionamiento de los circuitos y disear la
implementacin de puertas bsicas (en lgica ternaria) NOT, AND, OR, la salida de
estas puertas tambin estar codificado en los DOS bits correspondientes a la lgica
ternaria. Hacer el layout correspondiente en la tecnologa de 0.25 micras, considerar
para los transistores MOS con las dimensiones W/L adecuadas. Verificar su
funcionamiento mediante la simulacin.
A)Hallemos la tabla de verdad
A

A OR B

A AND B

NOT A

Verdadero

Verdadero

Verdadero

Verdadero

Falso

Verdadero

Desconocido

Verdadero

Desconocido

Falso

Verdadero

Falso

Verdadero

Falso

Falso

Desconocido

Verdadero

Verdadero

Desconocido

Desconocido

Desconocido

Desconocido

Desconocido

Desconocido

Desconocido

Desconocido

Falso

Desconocido

Falso

Desconocido

Falso

Verdadero

Verdadero

Falso

Verdadero

Falso

Desconocido

Desconocido

Falso

Verdadero

Falso

Falso

Falso

Falso

Verdadero

A OR B

A AND B

NOT A

Desconocido

Desconocido

Desconocido

Desconocido

Desconocido

Desconocido

Desconocido

Desconocido

Desconocido

Desconocido

Desconocido

Desconocido

Desconocido

Desconocido

Desconocido

*Cuando Vin =0
En el primer circuito para el primer transistor como la entrada es Vdd y Vt=-1 el transistor
esta en saturacin y la salida se carga a Vdd+Vt=1.5v al cargarse el condensador, este
voltaje es el voltaje Vdd para el segundo transistor que tambin est en saturacin , por lo
tanto la salida se carga a Vdd-1=1.5 que se reconoce como 1; mientras que el condensador
N esta en corto, por lo tanto la salida es 1.5 que se reconoce como 1 ya que es mayor que
Vdd/2= 1.25; en el segundo circuito el primer transistor esta en saturacin, pero el segundo
est en corte, por lo que la salida se carga a Vdd que sera 1.
*Cuando Vin=Vdd/2
En el primer circuito para el primer transistor como la entrada es Vdd y Vt=-1 el transistor
esta en saturacin y la salida se carga a Vdd-Vt=1.5v , este voltaje es el voltaje Vdd para el
segundo transistor, pero como la entrada es 1.25v Vgs=1.25-1.5=-0.25 que no es menor que
Vt=-1, por lotanto esta en corto y Vout =0, el tercer transistor no conduce, en el segundo
circuito el primer trsnsistor esta en saturacin el voltaje se propaga y el condensador en la
salida se carga hasta Vdd osea 1, los otros dos no conducen ya que en el primero Vgd > Vt.
*Cuando Vin=1
En el primer circuito cuando la entrada es uno en el primer transistor est en saturacin y el
voltaje se propaga hasta la salida donde se pone a Vdd-1=1.5, al cargarse el condensador;
este voltaje es el voltaja Vgs para el segundo transistor pero como la entrada es 1 ste esta
en corto y la salida Vout es cero mientras que el condensador N esta en saturacin pero no
conduce; en el segundo circuito el primer transistor esta en corto ya que Vgs=0, por lo
tanto la salida Vout es cero pero el segundo no conduce ya que Vgd > Vt y por lo tanto el
tercero no conduce y esta en corto.

Para el inversor ternario:

El layout:

Process view in 3D

Simulacin: frecuencia mxima es: fsimulacin=0.5GHz

Se verifica que hay dos salidas para las mismas entradas, para cerolas dos salidas arrojan
uno, pero, cuando es V/2 detec1 arroja cero pero detec 2 arroja uno