Você está na página 1de 4

Projeto de um conversor analógio/digital baseado em carga redistruída

Matheus Mello Jacques

Engenharia Elétrica UFSM Santa Maria, Rio Grande do Sul, Brasil matheus.jacques@gedre.ufsm.br

AbstractEste artigo contém o projeto e implementação do de um converser digital/analógico (DAC). A principal motivação é implementar o projeto matriz capacitor para atingir alta velocidade com resolução média. O DAC proposto tem a finalidade de fazer parte futuramente de um conversor analógico/digial com aprossimação sucessiva (ADC SAR) de baixo consumo. O uso de capacitores no DAC ao invés de resistores é motivada pelo facilidade de casamento de impedâncias e menores perdas.

KeywordsDAC; matriz de capacitores; ADC SAR;

I.

INTRODUÇÃO

Os conversores de dados, circuitos que convertem sinais analógicos em representações digitais ou vice-versa, desempenham um importante papel em um mundo digital crescente. À medida que os produtos eletrônicos lançados realizam um número cada vez maior de operações no domínio digital, os conversores de dados devem prover a passagem dos dados digitais para um mundo inerentemente analógico, bem como o caminho inverso.

O conversor digital/analógico, também denominado conversor D/A ou DAC, é considerado um dispositivo codificador na medida em que converte uma amostra digital em uma quantidade analógica a partir um determinado número de bits. Numerosos tipos de conversores estão disponíveis para infindáveis aplicações. O tipo de aplicação geralmente determina a escolha da técnica de conversão a ser empregada [6]. O conversor analógico/digital, também denominado conversor A/D ou ADC, realiza a operação inversa do DAC.

do ADC depende

grandemente da acurácia do DAC. Se o DAC não

O

limite

de

precisão

Eduardo Arthur Bitencourt

Engenharia Elétrica UFSM Santa Maria, Rio Grande do Sul, Brasil eduardo@gedre.ufsm.br

produzir a tensão analógica correta com a qual será comparada a tensão de entrada, toda a saída do conversor conterá erros [2].

Dessa forma, para a obtenção de um conversor ADC SAR com baixo consumo de energia, é indispensável o projeto de um DAC eficaz.

II. CONVERSOR ANALÓGICO/DIGITAL

Converter um sinal analógico para digital é um processo eletrônico no qual um sinal de origem analógica é transformado em um equivalente digital. Esse procedimento pode ser dividido em dois estágios: amostragem e quantização.

O processo de amostragem é responsável por obter uma amostra do sinal contínuo em tempos regulares, Ts, para garantir a periodicidade do espectro de frequência. É importante que a frequência do sinal de entrada e a frequência de amostragem respeitem o teorema de Nyquist, para que não ocorra o efeito de aliasing [4].

No processo de quantização o sinal discreto obtido pela amostragem é convertido para uma informação digital a qual é armazenada em um vetor de bits. Um maior número de bits representará um erro de quantização menor [4].

O máximo settling time do DAC normalmente é determinado pelo seu bit mais significativo (MSB)[4]. Isto acontece simplesmente porque a transição MSB representa a maior excursão da saída do DAC. Além disso, a linearidade do ADC é limitada pela linearidade do DAC. Portanto, por causa das limitações de correspondência de componentes inerentes, os SAR ADCs com mais de 12 bits de resolução, muitas vezes, requerem algum tipo de corte ou de calibração para alcançar a

linearidade necessária. Dessa forma nesse trabalho é implementado um DAC de 4 bits.

Muitos SAR ADCs usam um DAC capacitivo que forneca uma função de track/hold inerente [1]. DACs capacitivos empregam o princípio da redistribuição de carga para gerar uma tensão de saída analógica.

A arquitetura genérica de um ADC-SAR consiste de quatro blocos principais, um DAC, um comparador, um registrador de aproximações sucessivas e um circuito SampleHold. Na Figura 2-3 é ilustrado o diagrama de blocos desse circuito.

Figura 2-3 é ilustrado o diagrama de blocos desse circuito. capacitores. Os terminais livres de todos

capacitores. Os terminais livres de todos os capacitores são então são ligados à terra, deixando o terminal negativo comum com uma tensão igual a -V IN .

O primeiro passo para o algoritmo de busca binária, a placa de fundo do condensador de MSB é desligado da terra e ligado a V REF . Isso leva o terminal comum no sentido positivo com uma carga igual ao V REF /2. Então V COMUM = -V IN + V REF /2. A saída do comparador produz um nível lógico 1 se V COMUM < 0 (ou seja, V IN > V REF /2). A saída do comparador será nível lógico 0 se V IN < V REF /2. Se a saída do comparador tem nível lógico 1, então, o nó inferior do capacitor MSB continua conectada ao V REF . Caso contrário, o nó inferior do capacitor/ MSB é ligado novamente ao terra.

O nó inferior do próximo capacitor é então ligado a V REF e a nova tensão V COMUM é comparada com o terra. De uma forma geral a Figura 2 demonstra o algoritimo da lógica de operação do circuito.

Figura 1: Diagrama de blocos de um ADC-SAR.

A DAC capacitivo consiste de uma matriz de N

capacitores com valores ponderados binários mais

um capacitor extra, chamado de "dummy LSB". A Figura 1 mostra um exemplo de um DAC capacitivo 4 bits ligado a um comparador que foi escolhido para o desenvolvimento deste projeto.

que foi escolhido para o desenvolvimento deste projeto. Figura 2: DAC capacitivo de 4 bits. Durante

Figura 2: DAC capacitivo de 4 bits.

Durante a fase de aquisição, o terminal comum

da matriz é ligado à terra e todos os terminais livres

são ligados ao sinal de entrada (analógico ou V IN ). Depois da aquisição, o terminal comum é desligado

da terra e os terminais livres são desconectados do

V IN , prendendo, assim, de forma eficaz uma taxa

proporcional à tensão de entrada na matriz de

forma eficaz uma taxa proporcional à tensão de entrada na matriz de Figura 3:. Algoritmo de

Figura 3:. Algoritmo de funcionamento de um ADC-SAR.

III. DESIGN E PROJETO

Para o projeto foi admitido coponentes ideias, dessa forma só existe a necessidade de dimensionar os capacitores do conversor.

As capacitâncias parasitas limitam o desempenho geral do sistema não somente no aspecto da frequência de operação como também se mostram críticas em um conversor que utiliza o arranjo de capacitores como DAC. Isso implica que, aos valores dos próprios capacitores do arranjo, são adicionados os valores das capacitâncias parasitas, havendo assim, interferência na resposta do conversor [5].

O dimensionamento dos capacitores de divisão foram determinados através de simulação. As dimensões foram alteradas de modo que a interferência causada pela capacitância parasita na entrada do amplificador operacional fosse menor que o bit menos significativo. Dessa forma obteu-se a valor de 2 nF para o capacitor LSB.

IV. RESULTADO EXPERIMENTAIS

Nesta seção são apresentados os resultados de simulação obtidos pelos diversos componentes que fazem parte do DAC.

Apenas a análise comportamental não é suficiente para verificar o funcionamento do Sample-Hold e do

comparador.

Outros aspectos devem ser analisados

através das simulações, como a eficácia do circuito e o tempo necessário para carregar o capacitor

utilizado na amostragem do sinal de entrada.

 

As

simulações

realizadas

no

circuito

DAC

seguem

 

Nesta seção serão apresentadas as simulações do

amplificador operacional e da saída do circuito DAC. Esta é obtida através da distribuição de cargas

entre os dois capacitores de divisão.

 

bloco de maior

complexidada se comparado a um ADC, a sua simulação foi feita de forma simplificada através do

Apesar

do

DAC

ser

o

software PSpice. Esta foi realizada através do circuito completo do conversor e como sinal de entrada foi adotado um nível DC de 1 V. Através da redistribuição de cargas dos capacitores de divisão, que acontece durante o nível lógico alto da fase FA, a saída do DAC é então atualizada.

O resultado de simulação é ilustrado na Figura 4.

Figura 4:. Resultado experimental da simulação do conversor DAC proposto.

Figura 4:. Resultado experimental da simulação do conversor DAC proposto.

Figura 4:. Resultado experimental da simulação do conversor DAC proposto.