Manual de Usuario

1.-Ejecutar el acceso directo de Ise Design Suite 14.1, dar clic derecho en el
icono y seleccionar abrir.

Figura 1.- Inicio de Ise Design Suite 14.1

2.- En la barra de mens de la interfaz de Ise Design Suie 14.1, escoger la
opcin File y seleccionar New Project, se muestra una ventana, en donde
colocamos el nombre del proyecto y el directorio donde estar localizado,
despus dar clic en Next.

Figura 2.- Creacin de nuevo proyecto

3.- En la ventana de configuracin del proyecto, que se muestra se
configura: la familia de la FPGA, el dispositivo que usa, su empaquetado, y

su velocidad estos datos se obtienen de la gua de usuario o en el ncleo de

la FPGA, una vez configurado estos parmetros, dar clic en Next .

Figura 3.- Configuracin del Proyecto

Figura 4.- Informacin del Core XC3S500E

4.- Se muestra una ventana con informacin resumida de toda la
configuracin realizada en nuestro proyecto de acuerdo a la FPGA que se
utilizar, dar clic en Finish.

Figura 5.- Informacin del Core XC3S500E

5.- En el panel de diseo, se puede visualizar el nombre del proyecto que se

ingres, MemoriaRam2, y un icono que representa a la FPGA que se
utiliza, dar clic derecho y seleccionar New Source

Figura 6.- Creacin de Fuentes para la FPGA

6.- Para la aplicacin de mdulos IP, seleccionar en los tipos de fuente, la
opcin IP (CORE Generator & Architecture Wizard), a este tipo de
fuente se le asigna un nombre, dar clic en Next.

Figura 7.- Tipo de fuente IP (CORE Generator & Architecture

Wizard)

7.- Los mdulos IP, presentan funcin preestablecidas, primeramente en la

ventana de seleccin de mdulos, dar clic en la casilla Only IP compatible
with chosen part, con la finalidad de visualizar las funciones compatibles
con nuestra FPGA y las funciones que permite utilizar la licencia no pagada.
Buscar la funcin Memory Interface Generators, seleccionar la carpeta
RAM & ROMs, y escoger la opcin Distributed Memory Generator, dar
clic en Next.

Figura 8.- Seleccin de funcin de los mdulos IP

8.- El cuadro resumen nos permite visualizar: el tipo de fuente, el nombre de

fuente y el directorio de su localizacin, si todo est en orden, dar clic en
NEXT.

Figura 9.- Seleccin de funcin de los mdulos IP

9.- En la ventana del generador de distribucin de memoria, indicar el

tamao del bus de datos, y los espacios de memoria a utilizar, para el
desarrollo de la aplicacin se usa 4 bits y 16 espacios de ancho de memoria,
adems seleccionar Single Port RAM, que es la memoria RAM estndar,
dar clic en Generate.

Figura 10.- Distribucin de memoria

10.- En el panel de diseo, se visualiza la creacin de un archivo

RamIp.xco, al dar clic en el mismo, se muestra CORE Generator, y en
esta opcin dar doble clic en View HDL Functional Model y en View HDL

instantation Template, estos archivos nos mostrarn la programacin del

Mdulo Ip de una memoria RAM.

Figura 11.- CORE Generator

11.- En la opcin View HDL instantation Template, se muestra a manera de
mdulo la funcionalidad de View HDL Functional Model.

Figura 12.- View HDL instantation Template

12.- En View HDL Functional Model visualizar la programacin de la memoria
RAM.

Figura 13.- View HDL Functional Model

13.- Posteriormente crear un mdulo VHDL, para agregarle a este el mdulo

IP.

Figura 14.- Crear VHDL Module

14.- Seleccionar como tipo de fuente VHDL Module, y asignar un nombre,

dar clic en Next.

Figura 15. - VHDL Module

15.- En la ventana de definicin de modulo, colocar el nombre de la entidad,

y el nombre de la arquitectura que se quiera, y dar puertos a los nombres,
tomar en cuenta los tipos de datos del mdulo IP, sean vectores o escalares,
para evitar problemas a futuro, dar clic en Next, y en el cuadro resumen dar
clic en Finish.

Figura 16. Definicin de Mdulo

16.- Regresar al archivo View HDL instantation Template, en el cual

podemos copiar los component y port map, siguiendo las instrucciones
de los comentarios, y pegar estas lneas de cdigo en el VHDL Module
creado.

Figura 17. Modificacin VHDL Module

17.-Sintetizar y generar los diagramas RTL

Figura 18. Diagramas RTL

18.- Despus configurar los pines con PlanAhead, y guardar.

Figura 18. Configuracin pines PlanAhead

19.- Ejecutar Manage Configuration Project, y conectar el grabador y la

FPGA, en la nueva ventana seleccionar la opcin Boundary Scan y en la
ventana de fondo blanco dar clic derecho y seleccionar CableSetup y
escoger la opcin Platform Cable USB/II, dar clic en OK.

Figura 20. Cable Setup

20.- Nuevamente dar clic derecho en el fondo blanco y dar clic en Initialize
Chain, y cargar el archivo modulram.bit, dar clic en OPEN, se ejecutar un
cuadro de dialogo, dar clic en NO, para evitar grabar en la memoria PROM,
posteriormente en la ventana siguiente dar clic en BYPASS, para finalmente
dar clic en la FPGA y programar.

Figura 21. Programacin FPGA