DEPARTAMENTO DE ELCTRICA Y ELECTRNICA

CARRERA DE ING. EN ELECTRNICA E INSTRUMENTACIN

ASIGNATURA: ELECTRNICA II

Unidad III
TEMA: TRABAJO DE INVESTIGACION

Responsable: Ing. Jos Bucheli

Nombre Estudiantes:
1)
2)
3)
4)
5)

Carrillo Elas
Chicaiza William
De La Cruz Nelson
Naranjo Mauricio
Patio Erika

Fecha: 05/ 08/2014

UNIVERSIDAD DE LAS FUERZAS ARMADAS ESPE EXTENSIN LATACUNGA

CARRERA DE ING. EN ELECTRNICA E INSTURMENTACIN

CONVERSIN POR INTEGRACIN

A BiCMOS SiGe Direct-Conversin DBS Satlite TV Tuner con ADCs en chip para
la Integracin SiP con un demodulador-on-Host CMOS
EXISTENTE DBS RECEPTOR ARQUITECTURAS figura 1.A presenta la particin
del sistema ms popular de un moderno receptor de TV por satlite IF cero DBS.
El front-end directa sintonizador de conversin IC consiste en un LNA continua
ganancia variable, mezclador de cuadratura y sintetizador de frecuencia RF (PLL),
filtro de paso bajo programables (LPF) y los amplificadores de banda base
continuas variables de ganancia (VGA). El back-end demodulador-on-anfitrin
digital de IC tiene ADCs de entrada, detector de potencia AGC, demodulador y
procesador host MPEG que proporciona las seales de salida de vdeo y audio.
Debido a la alta sensibilidad al dispositivo de ruido 1 / f, sintonizadores de cero si
se aplican por lo general en los procesos bipolares, mientras que la demodulacin
IC-on-host se realiza en CMOS digitales en alta submicrnicas para el rea y
eficiencia energtica. Un elemento crucial para la arquitectura de IF cero es el
camino de la seal de banda base de compensacin de CC que pueden aparecer
debido a BAJA, o RF seales de auto-mezcla, o debido a la resistencia de
mezclador de I / Q / desajustes actuales y circuitos de banda desajustes
dispositivo. El acoplamiento de CA o CC obligatoria compensados bucle
cancelacin requiere gran valor off-chip de condensadores para minimizar la
prdida de seal por Washington DC.

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ZERO-IF DBS SINTONIZADOR + ADC IC NIVEL SUPERIOR

El objetivo de este diseo fue la de combinar la ventajas de una arquitectura de
cero-IF (simplicidad, menor consumo de energa) con las capacidades de
procesamiento de seales digitales CMOS a lograr una solucin rentable para la
TV va satlite aplicaciones. La tecnologa orientada era un 0.18m madura
Proceso BiCMOS SiGe que ofrece dispositivos bipolares 60GHz fT para el
recorrido de la seal de conversin directa y FETs CMOS 0.18m para los ADC de
banda base y aplicacin de AGC. Fig.2 presenta el diagrama de nivel superior de
la propuesta totalmente integrada sintonizador de cero-IF con ADCs en un chip. El
obstculo principal en el descamacin de la IC demodulador-on-anfitrin viene de
los pobres escalamiento de sus ADCs front-end que tienen bloques de
construccin analgicos.
Desde el punto de vista econmico, la particin del sistema ideal de un DBS
receptor est en un front-end analgico IC y una puramente digital back-end IC.
Mover los ADCs dentro del sintonizador IC hace que el demod-on-anfitrin de un
diseo puramente digital que se puede implementar en CMOS estndar digital de
menor costo. El DBS propuesto particin receptor consta de un sintonizador de
front-end + ADC IC que incluye todos los bloques analgicos de la ruta de seal
(LNA, mezcladores, filtros, VGAs, ADCs y lazo de AGC) implementado en un bajo
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coste del proceso BiCMOS maduros, mientras que el digital de back-end IC que
incluye el demodulador y el procesador anfitrin MPEG se llevaron a cabo en un
proceso CMOS digital.
Otra ventaja de llevar los ADC en el sintonizador IC es que el interfaz de
sintonizador-demodulador se convierte en digital y por lo tanto es menos sensible
a acoplamiento de ruido. Tambin elimina el anlogo filtros de interfaz y por lo
tanto reduce los componentes externos contar y costo. La disponibilidad de aguas
profundas submicras moderada CMOS FET en los procesos de BiCMOS ms
maduros (por ejemplo 0.25m o 0.18m) permite la implementacin de tamao
pequeo a mediano ncleos digitales, sin una gran superficie del troquel y la
disipacin de energa pena, como es el caso de ECL y CML lgica bipolar. En
sintonizadores estndar cero si un rea del troquel grande es tomado por el Lazo
de AGC que se implementa habitualmente en forma analgica. Diseo actual
utiliza un detector de potencia digital colocada tras ADCs y una mquina de estado
digital que calcula la ruta de la seal obtener la configuracin de un nivel de seal
deseada dada. Una gruesa / fina lazo de AGC discreto paso fue implementado
para manejar tanto el desvanecimiento dinmico lluvia y deriva de temperatura, y
la seal esttica trayectoria de cambio de ganancia debido a la ganancia de la
antena especfica y cable LNB longitud. El cambio a una implementacin digital
AGC result en una gran reduccin de la superficie del troquel y un impacto
insignificante en la seal el ruido de paso y el rendimiento de linealidad, ya que la
ganancia se ajusta con FET de conmutacin resistencias (sin necesidad de
dispositivos de estado activas).

ZERO-IF DBS SINTONIZADOR + ADC IC DESCRIPCIN A.

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Control de Automtico de Ganancia de bucle (AGC)

El lazo de AGC es uno de los bloques de los receptores clave de construccin,
Que ya la optimizacin Distribucin de Ganancia en el camino de la Seal para
lograr sin Compromiso ruido-linealidad. El Nivel de Seal en La Entrada del
sintonizador Puede del Variar desde -85 dBm Hasta -10 dBm. Recepcin de
Seales Con Una Amplia Variacin de Nivel Requiere de al Menos 80 dB de
Rango de Ganancia. La Mayora de Los sintonizadores existentes Tienen 90 dB de
Rango de Ganancia [4 - 9]. La Asignacin de Ganancia Entre la RF y los Caminos
SI Depende del punto de toma de control (PTO) del bucle AGC retardado. El
ltimo de Ellos es fijado porcin el RENDIMIENTO de linealidad del mezclador
Mxima Ganancia y LNA, y Tiene 10 dB de software de programacin de. En El
Presente Diseo PTO =-55dBm, MIENTRAS Que el Rango de Ganancia s reparte
un contradictorio Iguales Entre la RF y caminos (45 dB CADA UNO). La Mxima
Ganancia del sintonizador s Selecciona de tal Manera Que CUANDO la Seal de
entrada no est en el Nivel de Sensibilidad de Referencia (-85dBm) la Potencia
RMS de la Seal Deseada en la Salida del ADC (Medida Por El detector de
Potencia digital) es Menor Que El Nivel de escala Completa ADC en Una
CANTIDAD Igual a la Seal de pico con una relacin de medios (PAR) Mas el
AUMENTO de Nivel debido al desvanecimiento porcin lluvia.
En aplicaciones reales DBS las Experiencias de Seal recibidas Solo Una MUY
PEQUEA variacin despus del bucle AGC ha Bloqueado (individual debido al
desvanecimiento porcin lluvia y deriva de Temperatura). Dado de Me Seal de
Televisin Por Satlite es modulado en fase Que Tiene Una baja Sensibilidad a las
Variaciones de amplitud procedentes de Efectos de desvanecimiento. Preservar la
SNR Requiere receptor Evitar el Recorte en el Recorrido de la Seal. Existentes
Receptores IF cero DBS utilizan la Resolucin Minima de ADC (6 bits) y la
Frecuencia de Muestreo (60-a 80 MHz) porcin Permitido el demodulador SNR
Objetivo, Lo Que RESULTA En Una baja disipacin de Potencia. Durante la
variation de la Seal Dinmica de la ONU lazo continuo AGC s utiliz prr Seguir
El Nivel de la Seal y proporcionar la Ganancia de camino de la Seal de cutback, Que evita la Sobrecarga del ADC. Presente sintonizador de IF cero evita el
USO DE UN lazo de AGC continua (rea grande y la Potencia) porcin Tener ADC
Adicional margen de Rango Dinmico (5 dB) cubrir el prrafo porcin
desvanecimiento lluvia pecado Tomar Ninguna Correccin de la Ganancia de
AGC.
ZERO-IF DBS SINTONIZADOR + ADC IC DESCRIPCIN
A. Control automtico de ganancia de bucle (AGC)
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El lazo de AGC es uno de los bloques de construccin clave receptor, ya que

optimiza la distribucin de ganancia en el camino de la seal a alcanzar un
compromiso ruido-linealidad. El nivel de seal en la entrada del sintonizador puede
variar de -85 dBm hasta -10 dBm. Recepcin seales con una variacin de este
nivel de ancho requiere por lo menos de 80 dB de ganar rango. La mayora de los
sintonizadores existentes tienen 90 dB de rango de ganancia [4 - 9]. La asignacin
de ganancia entre la RF y los caminos IF depende del punto de toma de control
(PTO) del bucle AGC retardado.
El ltimo de ellos es fijado por el rendimiento de linealidad del mezclador y LNA
ganancia mxima, y tiene 10 dB de programacin de software. En el diseo actual
PTO =-55dBm, mientras que el rango de ganancia era uniformemente se reparte
entre la RF y FI caminos (45dB cada uno).

LC-VCO SINTETIZADOR DE FRECUENCIA

Lograr un 10 GHz 25% bajo de fase del oscilador de ruido en un proceso de 60
GHz es un gran reto debido a la gran demora a travs de los dispositivos activos
VCO que pueden degradar significativamente el nivel de ruido de fase.
Histricamente, el rango de sintonizacin 2x de la TV va satlite de banda L se
cubri utilizando un nico LC-VCO con off-chip diodos de alta tensin (30 V)
varactor [1], o con mltiples LC-VCO haber solapado gamas de sintona (2 a 6
VCO) [4,6,9]. Un nmero mayor de VCO trae una menor gama de adaptacin y
por lo tanto un mejor rendimiento de ruido de fase. La mayora de los
demoduladores DBS existentes requieren un preciso posicionamiento alrededor de
DC de la base band seal convertida. El bajo valor de desplazamiento de
frecuencia tolerado exige un pequeo LO paso de frecuencia sintetizador (tpico
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62,5 a 125 kHz). Teniendo en cuenta la divisin por dos de accin del reloj de I / Q
generador, esto impone una frecuencia de referencia-125-a 250KHz para una
arquitectura PLL nmero entero-N. El mantenimiento de una buena PLL
La estabilidad requiere un valor de ancho de banda de bucle baja (una dcima
parte de la frecuencia de referencia) que es generalmente por debajo del ruido
ptima Valor de ancho de banda de PLL basado LC-VCO (alrededor de 100 KHz).

Un receptor de televisin va satlite de bajo costo se realiz mediante la

aplicacin de una particin del sistema novedoso en el que todos los circuitos de
front-end analgico incluyendo los caminos de seal de RF y banda base.

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RESUMEN
Particin de un receptor de televisin por satlite DBS en un sintonizador de frontend de RF a digital que incluye los convertidores ADC de banda base y digital
nico resultado demodulador-on-host en un bajo costo y un buen aislamiento entre
el front-end analgico y el digital de servicios de fondo, al no tener componentes
de la interfaz y las cuestiones de acoplamiento de ruidoEl ruido LNA en el chip se
redujo mediante el uso de una tcnica de cancelacin de ruido que rechaza la
contribucin de ruido de los dispositivos de entrada, eliminando la necesidad de un
LNA externo. El rea de la matriz se redujo significativamente mediante la
sustitucin de la solucin multi-oscilador utilizado en la actualidad con una sola de
alta frecuencia del oscilador de Colpitts seguido de un divisor de frecuencia
radiomtrica que genera las seales de oscilador local para toda la banda L de TV
va satlite.

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CONVERSIN POR APROXIMACIONES SUCESIVAS

Circuitos convertidores se han aplicado en la seal sistemas de procesamiento,
procesamiento de imgenes y sistemas de comunicacin ampliamente. El durativo
exponencial aumento de la integracin y la velocidad de la operacin de
dispositivos micro-electrnica promueve el analgico a digital (ADC) y el
convertidor de digital a analgico (DAC) para desarrollar en la direccin de la alta
densidad de integracin, de alto velocidad y baja disipacin de potencia. Se ha
levantado el problema que la tecnologa de reduccin de CMOS alcanzar su cima
limitacin dentro de los diez a quince aos, al mismo tiempo [1]. Si quisiramos
continuar obedeciendo la ley de Moore y hacer que el circuitos ms barato, ms
rpido y la disipacin de potencia inferior, algunos nuevos dispositivos electrnicos
tendran que ser creado, tal como se transistor de un solo electrn (SET). Estos
nuevos dispositivos no son a reemplazar MOS, pero para extender la tecnologa
por combinada con MOS. En comparacin con otros nanodispositivos, SET es un
nuevo dispositivo inaccesible debido a sus ventajas de poco tamao, potencia de
funcionamiento baja, alta integracin y fcil combinado con MOS [2].
Convertidores El SET hbrido / MOS poseer los mritos de ambos circuitos SET y
MOS.
Hay dos tipos de circuitos convertidores novedosos que contienen Se proponen
los transistores de un solo electrn y transistores MOS. El circuito CDA propuesto
y el circuito ADC son tanto mejorado en la base de la SET puro y SET / MOS
hbrido circuitos que fueron diseados por otros grupos de investigacin, por lo
que poseer los mritos de ambos circuitos SET y MOS. Las precisiones del
circuito DAC de 4 bits y el circuito ADC 3 bits son validados por SPICE.
HYBRID SET / MOS DAC CIRCUITO
N bits SET hbrido / MOS DAC Circuit Se propone N bits SET hbrido / circuito
MOS DAC de la figura. 1. Se se compone de un bloque de matriz de capacitancia
de entrada de seal y una salida bloque de circuito. La relacin de los valores de
los condensadores es n 2: 2: 2: 2 :: 2 0 1 2 3 ... en la matriz de capacitancia estos
condensadores representan el peso de los diferentes bits digitales.

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El circuito en el marco de la lnea discontinua de la figura 1 es el circuito de salida

del DAC. El tipo de agotamiento del transistor NMOS M1 sirve como la carga de la
SET. Su puerta est conectada con la fuente, por lo que la tensin VGS = 0. Una
puerta de doble puerta SET acta como extremo de entrada de la seal; la otra
puerta es la puerta de control que controla la fase del SET. La puerta de control de
SET tambin tiene la funcin de compensar la polarizacin de las cargas surgi
por la carga de fondo. Esta estructura de circuito se propuso por el autor en [3],
[4]. El uso de la oscilacin de Coulomb caracterstica del SET, esta topologa, sin
embargo, puede producir ms de una funcin de inversor mediante el ajuste de la
capacitancia de puerta de control y los parmetros de los dispositivos.
El terminal de puerta de entrada SET y el desage de NMOS son acortada en el
circuito de salida. La corriente de drenaje de la SET oscila peridicamente con el
aumento de la tensin de entrada la seal en la puerta de entrada. Si el valor de
corriente de salida de la NMOS se establece entre el valor mximo y el mnimo
valor de la corriente de oscilacin del SET, n 2 discreta tensiones de salida de
estabilidad del circuito de salida se pueden obtener cuando cambiamos la seal
digital de entrada de n bits de 0000... 0 a 1111... 1. La tensin de salida estable se
utiliza como la anloga seal de salida del circuito CDA hbrido.
ANALYSIS AND SIMULATION OF 4-BIT DAC
Circuito hbrido El circuito creado es SET / MOS, que es difciles de simular
mediante el mtodo de simulacin de circuitos MOS o el mtodo de simulacin de

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circuitos SET separado. Por lo tanto el modelo de especias SET que se utiliza en
el circuito se obtiene por el modelo de simulacin SET doble puerta [5].

Los parmetros de las resistencias y capacitancias se establece como: la

resistencia de unin tnel (DSR, R) para ser mayor que el resistencia cuntica (~
26 kW) para confinar los electrones en el isla; la energa de carga de la
capacitancia isla para ser mayor que la energa trmica disponible para evitar de
electrones tnel debido a la emisin termoinica, a saber, C e 2 2> kBT. Dnde
C = EC + CD + CG + CG2 es el total la capacitancia de la isla con respecto al
suelo, Bk es laconstante de Boltzmann, y T es la temperatura absoluta [6].
En comparacin con SET pura circuito DAC [7], [8], la propuesta SET hbrido /
MOS DAC utiliza menos electrnica componentes, simplifica la estructura del
circuito, y mejora la capacidad de carga y el alcance de salida de seal. la
disipacin de potencia de diseo CAD de 4 bits es 10 2,65 10 - W, que es
inferior a la anterior propuesta SET / MOS DAC [9].
HYBRID SET / MOS ADC CIRCUITO
A. N bits SET hbrido / MOS ADC Circuit. La figura 3 (a) muestra el mapa
esquemtico de un hbrido de n bits
Circuito ADC SET / MOS, que consiste en un divisor capacitivo y n funcin
simtrica peridica (PSF) con el mismo circuito parmetros [10]. El PSF propuesta
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se compone de dos circuitos en cascada que se muestran en la figura 3 (b). En el

trabajo, el analgica de la seal Vin de entrada se divide por el divisor de seal en
n seales de tensin (/ 2, 0,1,2, 1 Vin i = ... n - i). Entonces, las anlogas seales
se convierten en la salida binaria correspondiente la seal por el PSF con los
mismos parmetros del circuito.

La estructura del circuito de primer nivel en el marco de la lnea discontinua es el

mismo que el circuito de salida de la DAC. El circuito de segundo nivel es CMOS
inversor que tiene una alta impedancia de entrada y alta ganancia de tensin. Para
lograr la plaza de oscilacin de onda seal de salida en el circuito de fibras
discontinuas de polister, un parmetro importante es la tensin Vds de SET. Al
ajustar el parmetro de dispositivo maquillaje el Vds localizar en la gama de C 0,
y luego ~ e / hacer el regin del bloque de Coulomb y la oscilacin de Coulomb
iguales cuando el voltaje de la puerta de SET cambia continuamente. La figura 4
muestra la forma de onda de Vin-Vo bajo diferentes temperaturas desde forma de
onda que podemos saber que Vo se vuelven ms suaves y ms suave junto con el
aumento de temperatura.
Para superar dependencia de la temperatura y aplicar PSF caractersticas, la
tensin de salida de Vo est conectado con la entrada del inversor CMOS.
Mediante el ajuste del umbral de lgica de voltaje del inversor CMOS, la tensin

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de salida Vout con un 50% ciclo de trabajo de la seal en forma de onda cuadrada
se ha logrado en la figura 5.

ANLISIS Y SIMULACIN DE 3 BITS ADC

La temperatura de funcionamiento del hbrido SET / dispositivo MOS debe ser
elegido con cuidado, esta encarnar adecuadamente la rendimiento de los
dispositivos SET y el dispositivo MOS. La operativa temperatura mxima de SET
depende del total de la capacitancia de la isla. En la presente tecnologa
disponible
El conjunto se hace funcionar a una temperatura mucho menor que MOS.
Para CMOS, se haba demostrado que la baja temperatura operativa puede
mejorar el rendimiento del MOSFET. Pero, el funcionamiento a baja temperatura
necesita equipos de refrigeracin, su costo es muy alto, por lo que la operacin a
baja temperatura no ser prestada mucha atencin siempre que el rendimiento
puede ser mejorado continuamente a temperatura ambiente. Ahora, tenemos que
escanear de nuevo la baja tecnologa CMOS de temperatura en el regin
manomtrica, porque el rendimiento CMOS est cerca de la lmite de trabajo a
temperatura ambiente. El rendimiento de los CMOS es 1,5 a 2,0 veces en la baja
temperatura que la de CMOS a temperatura ambiente [11]. La relacin de entre el
aumento del factor de rendimiento CMOS y la temperatura de funcionamiento es
se muestra en la figura 6. Tres puntos promulgacin diferentes representan el
valor de tensin por debajo del umbral de la temperatura diferente [12]. A la
temperatura baja, el valor subumbral ser ms cragged, el dispositivo es ms fcil
de ser conmutada. En este caso se ofrece el espacio ms grande para el diseo
de bajo umbral y circuitos de baja tensin. As, la temperatura se supone que es
T = 100K en el circuito ADC propuesto.
RESUMEN:
Hay dos tipos de circuitos convertidores novedosos que contienen, se proponen
los transistores de un solo electrn y transistores MOS. La propuesta digital al
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convertidor anlogo (DAC) del circuito y Convertidor de analgico ha digital (ADC)

de circuito estn ambos mejoraron en la base de los circuitos hbridos SET / MOS
SET pura y que fueron diseados por otros grupos de investigacin, por lo que
poseen la mritos de los dos circuitos de SET y MOS. A travs del anlisis de los
parmetros del dispositivo y la temperatura de funcionamiento, se seleccionan los
parmetros del circuito. La precisin de la DAC de 4 bits circuito y circuito ADC de
3 bits son validadas por SPICE. En comparacin con los circuitos SET puros, no
slo la conduccin capacidad, sino tambin la oscilacin de seal de salida se ha
mejorado en el convertidor. En comparacin con la otra SET / MOS circuito
hbrido, el convertidor tiene circuito compacto estructura, una mayor densidad de
integracin y el agotamiento de una energa ms baja. Palabras clave de un solo
electrn de transistores; MOS; analgico-digital convertidor;
CONVERTIDOR ANALGICO DIGITAL EN PARALELO O "FLASH"
Son los convertidores ADC ms rpidos, con velocidades que alcanzan
velocidades de GMuestras/segundo, dependiendo de los bits de resolucin.
En la figura se muestra un convertidor paralelo con 3 bits de salida, En la entrada
estn las tensiones de referencia Vref aplicadas a un divisor resistivo y la Vin a
convertir, a la entrada de 7 comparadores.

Desde el instante que se aplica la Vin, el tiempo de conversin est determinado

principalmente por el tiempo de retardo de los comparadores y el tiempo de
retardo del decodificador.
En el caso que se muestra, para 3 bits de salida hacen falta 2 3 resistencias y (23-1)
comparadores, y en general para N bits se necesitarn 2 Nresistencias y (2N-1)
comparadores.
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Cuanto mayor la cantidad de bits de salida se requieran, mayor cantidad de

componentes, por lo que aumentar el consumo de la fuente de alimentacin y la
disipacin de calor.

RESUMEN
Es el conversor analgico a digital ms rpido ADC, ya que su tiempo de
respuesta es inferior a comparacin de otros que alcanzan velocidades de
GMuestras/segundo, dependiendo de su resolucin como hemos estudiado en
clases sobre los conversores funciona con comparadores y niveles de referencia
estables para que mi salida sea cero o uno dependiendo del circuito integrado y
del el nmero de bits a su salida.
Con 8 bits, se requieren 255 comparadores, 256 resistencias y un codificador con
256 entradas. Como vemos su consumo y fabricacin sera muy alto pero aun as
se fabrican para 4 y 6 bits

PROBLEMAS DE CONVERSIN
Estos conversores poseen dos seales de entrada llamadas Vref+ y Vref- y
determinan el rango en el cual se convertir una seal de entrada.
El dispositivo establece una relacin entre su entrada (seal analgica) y su salida
(digital) dependiendo de su resolucin. Esta resolucin se puede saber, siempre y
cuando conozcamos el valor mximo que la entrada de informacin utiliza y la
cantidad mxima de la salida en dgitos binarios. A manera de ejemplo, el
convertidor anlogo digital ADC0804 tiene la capacidad de convertir una muestra
analgica de entre 0 y 5 voltios y su resolucin ser respectivamente:
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Resolucin = valor analgico / (2^8)

Resolucin = 5 V / 256
Resolucin = 0.01953v o 19.53mv.
Resolucin = LSB
Lo anterior quiere decir que por cada 19.53 milivoltios que aumente el nivel de
tensin entre las entradas nomencladas como "Vref+" y "Vref-" que ofician de
entrada al conversor, ste aumentar en una unidad su salida (siempre sumando
en forma binaria bit a bit). Por ejemplo:
Entrada - Salida
0 V - 00000000
0.02 V - 00000001
0.04 V - 00000010
1 V - 00110011
(5 V-LSB) - 11111111
RESUMEN
Un conversor, (o convertidor) de seal analgica a digital, (o tambin CAD de
"Conversor Analgico Digital", o ADC del ingls "Analog-to-Digital Converter") es
un dispositivo electrnico capaz de convertir una seal analgica de voltaje en una
seal digital con un valor binario. Se utiliza en equipos electrnicos como
computadora, grabadores de sonido y de vdeo, y equipos de telecomunicaciones.
La seal analgica, que vara de forma continua en el tiempo, se conecta a la
entrada del dispositivo y se somete a un muestreo a una velocidad fija,
obtenindose as una seal digital a la salida del mismo.
En un conversor ADC los problemas de conversin son los inconvenientes
comunes que se presentan en el circuito, por ejemplo algn cortocircuito o si es el
caso de un circuito integrado dao de algn pin.
PARMETROS INVOLUCRADOS EN LA CONVERSIN
En la esquina ms escondida y oscura de tu estudio reposa el que, sin duda, es el
componente ms importante de todo sistema musical basado en ordenador.
Puedes tener los mejores micrfonos, un preamplificar de ensueo, pastillas de
guitarra maravillosas, pero al final todo tiene que pasar por un pequeo trocito de
silicio que se encuentra en tu tarjeta y permite que el sonido entre en tu ordenador.
Estamos hablando, por supuesto, de los conversores, o mejor dicho de los
conversores analgico-digital (A/D).
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Los dos parmetros principales involucrados en el proceso de la conversin

A/D son la frecuencia de muestreo y la resolucin en bit.
Para que una seal analgica pueda ser representada en un sistema digital tiene
que ser medida y debe registrarse su valor de la forma ms fiel que sea posible.
La frecuencia de muestreo indica el nmero de veces por segundo que se mide la
seal analgica; y cuanto ms grande sea la resolucin en bit, mayor ser el
nmero de posibles valores que pueden utilizarse para representar esa seal. La
figura 1 muestra una onda analgica senoidal que est siendo digitalizada a una
frecuencia de muestreo y resolucin muy bajos. Comprala con la figura 2.

En el proceso de conversin analgico - digital, el procesador toma una cantidad

de muestras por segundo, y en cada una realiza un anlisis de la amplitud
alcanzada, como se ve en la imagen. La cantidad de muestras tomadas por
segundo (sample rate medido en Hz) y la cantidad de bits que utiliza para medir la
amplitud de esa muestra (resolution medida en bits) determina la calidad del audio
resultante.

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Suponiendo que la muestra dure un segundo, si se hacen siete mediciones la

frecuencia de muestreo ser de 7hz. El elevado al nmero de bits que indica la
resolucin, as que si el sistema tiene una resolucin de 2bit, las mediciones
pueden tomar exclusivamente cuatro valores
Al alcanzar el primer punto en el que se debe tomar una muestra, el sistema mide
la amplitud de la onda en ese instante de tiempo. La amplitud en ese punto se
encuentra entre 3 y 4, as que el conversor "redondea" al nmero entero ms
prximo que en este caso es 3. La diferencia entre el valor real y el "redondeado"
se denomina "error digital" y se percibe como un ruido.

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La figura 2 muestra la misma seal analgica muestreada al doble de la frecuencia

de muestreo de la figura 1 y con una resolucin de 3bit (ocho valores posibles). No
te resultara difcil imaginarte que con una resolucin de 16bit y una frecuencia de
muestreo de 44.1khz (calidad CD), la precisin es tan alta que resulta muy
complicado distinguir ente las seales digital y analgica. Como consecuencia de
esto, la precisin y fidelidad de la representacin digital ser mucho mayor, y por
lo tanto, la calidad percibida por el oyente aumentar. As de sencillo.
ERROR DE CUANTIZACIN

El lazo cerrado fuerza a que el valor medio de B sea igual a VIN

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 BV

La tensin <B> es controlada por la densidad de unos y ceros del BIT DATA
STREAM en C:

A partir de <C> se obtienen en D los N bits de salida mediante el filtro digital y el

decimador:
ADC - Sigma Delta
Una resolucin de 24 bits implica medir una parte e n 16.777.216 (0,059 ppm)
Para alcanzar esta resolucin es imprescindible reducir el ruido de cuantizacin.
El error mximo de cuantizacin ideal es de LSB

Considerando una probabilidad uniforme del error:

2
q
q
2
(st) dt= RMS=
12
12
+q
2s

(t )2

q +q
2s

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Para una seal sinusoidal de amplitud mxima:

N
N
q2
q2
V =
sin ( 2 ft ) V RMS =
2
2 2
Resultando la relacin seal/ruido de cuantizacin:
V
POT ( v )
SNR=10 log 10
=20 log 10 RMS =20 log 10 ( 2 N ) +20 log10
RMS
POT ( )

( )

( 32 )

Para una resolucin de N bits:

SNR =6.02 N +1.76 dB

figura 1 : Proceso de cuantizacin

figura 2 :Cuantizacin de una seal analgica

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Figura 3: Error de cuantizacin

Resumen
La cuantizacin es un proceso claramente no lineal, como se muestra en la figura
1. Esto implica que genera distorsiones o errores no lineales. La figura 2 muestra
el proceso de la cuantizacin de una seal analgica. La cuantizacin se encarga
de otorgarle a un rango de la seal una nica salida. La diferencia que resulta de
restar la seal de entrada a la de salida es el error de cuantizacin, esto es, la
medida en la que ha sido necesario cambiar el valor de una muestra para igualarlo
a su nivel de cuantizacin ms prximo.
Los valores continuos de la seal son aproximados a 2^n niveles de amplitud
cuan tizados donde n corresponde al nmero de bits disponible. Esto depende de
cada sistema. La resolucin de la seal por ende tendr relacin con el nmero de
niveles que se tenga para codificar. En el caso del compact disc o CD, se utilizan
16 bits para representar la amplitud. Esto significa que hay 2^{16} = 65536 niveles
distintos para representar la amplitud. Esto claramente induce un error en la seal
cuantiada, a diferencia de lo que sucede con el muestreo, donde es posible
reconstruir la seal original si se muestra a una tasa adecuada.
BIBLIOGRAFIA

ELECTRNICA II

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