CIRCUITOS

LGICOS
SECUENCIALES

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CAPITULO V

CIRCUITOS LGICOS SECUENCIALES

Los circuitos secuenciales usan elementos de memoria (celdas binarias), adems de compuertas
lgicas. Sus salidas son una funcin de las entradas y del estado de los elementos de la memoria, a su
vez es una funcin de las entradas previas. Como consecuencia, las salidas de un circuito secuencial
dependen no solamente de las entradas presentes, sino tambin de las entradas pasadas, y el
comportamiento del circuito debe especificarse por una secuencia de tiempos de las entradas y estados
internos.

E n tra d a s

C ir c u i t o
c o m b in a c io n a l

S a lid a s
E le m e n t o s
de
m e m o r ia

Fig. 5.1 Diagrama a bloques de un circuito secuencial.

BIESTABLES
Un biestable es un dispositivo que tiene dos estados estables (alto y bajo) y permanece
indefinidamente en cualquiera de ellos, hasta que recibe una seal externa de disparo adecuada.
Los dos circuitos biestables bsicos son el cerrojo o latch y el flip-flop. Los latches se denominan,
tambin flip-flops asncronos.
LATCHES
Un latch es un circuito que puede almacenar un bit de informacin, es decir un 0 un 1.
Los latchs son asncronos en el sentido de que no necesitan de una seal externa de reloj para
operar.
Un latch esta en estado SET cuando la salida Q esta en nivel alto ( 1 ), y en estado RESET
cuando Q esta en nivel bajo ( 0 ).
Para almacenar un 1 lgico, se debe aplicar un pulso de disparo a la entrada SET. Para
almacenar un 0 lgico, se debe de aplicar un pulso de disparo a la entrada RESET. El pulso de disparo
puede ser positivo o negativo.
Una vez que el latch ha sido programado en estado SET, permanecer su salida Q en estado alto
aunque nuevamente se le aplique otro pulso de disparo a la entrada SET, la nica forma de cambiar el
estado de la salida Q es aplicando un pulso de disparo a la entrada RESET o bien dejando sin
alimentacin al circuito. Lo mismo ocurre cuando la salida Q es puesta a cero aplicando un pulso a la
entrada RESET, aunque se le aplique nuevamente otro pulso a esta misma entrada, la salida Q
permanecer en nivel bajo.

S
Fig. 5.2 Latch con compuertas bsicas.

R
Fig. 5.3 Latch con compuertas NAND.

T
Fig. 5.4 Latch con compuertas NOR.
FLIP-FLOPS
Un circuito flip-flop puede mantener un estado binario indefinidamente (siempre y cuando este
alimentado el circuito) hasta que se cambie por una seal de entrada para cambiar estados. La principal
diferencia entre varios tipos de flip-flops es el nmero de entradas que poseen y la manera en la cual las
entradas afectan el estado binario.
Los flip-flops son dispositivos biestables sincronos, es decir, las salidas no cambian
inmediatamente cuando se registra un cambio en sus entradas, sino un tiempo despus, fijado por una
seal de reloj.
La lgica sincrona de los flip-flops se emplea en todos los sistemas digitales avanzados
(registros, contadores, memorias, etc.) y presenta varias ventajas notables. La primera es que da un
orden al proceso, puesto que toda transferencia de informacin se realiza bajo el control de una seal de
reloj.
De esta manera se evitan una serie de problemas tales como oscilaciones parsitas, condiciones
de carrera, sensibilidad al ruido, estados ambiguos e indeseables, etc.

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DISPARO DE LOS FLIP-FLOPS

El estado de un flipflop se vara debido a un cambio momentneo en la seal de entrada. Este
cambio momentneo se le llama disparo (trigger), y la transicin que lo causa se dice que dispara el flipflop.
Hay flip-flops que se disparan con el flanco positivo o de subida, o con el flanco negativo o de
bajada.

P u ls o p o s it iv o
1

P u ls o n e g a tiv o
1

0
F la n c o
p o s itiv o

F la n c o
n e g a tiv o

F la n c o
p o s itiv o

F la n c o
n e g a tiv o

Fig. 5.5 Definicin de la transicin de un pulso de reloj.

Los diferentes tipos de flip-flops son:

Flip- flop RS.

Flip-flop M-S
Flip-flop D.
Flip-flop T.
Flip-flop JK.

FLIP FLOP RS (Set Reset)

El flip-flop se obtiene a partir de un latch biestable controlando cada entrada a travs de una
compuerta y disparando el sistema as formado mediante una seal de reloj.

R
CP
S

Q
Q

Fig. 5.6 Smbolo lgico del flip-flop RS.

S
Q
CP

Q
R

Fig. 5.7 Diagrama lgico del flip-flop RS.

37

S
X
0
0
1
1

R
X
0
1
0
1

CP
0
1
1
1
1

Q(t+1)
Q(t)
Q(t)
0
1
*

Tabla 5.1 Tabla lgica del flip-flop RS.

donde:
X
Q(t+1)
Q(t)

= condicin de no importa.
= estado siguiente.
= estado presente.
= estado indefinido.

Se observa en la tabla lgica del flip-flop RS que la principal desventaja del flip-flop RS sncrono,
es que las salidas pueden cambiar como respuesta a las entradas durante todo el tiempo que dure la
seal de reloj en estado alto 1 lgico. Por esta razn, se dice que el dispositivo es transparente, ya que
mira hacia los datos de entrada cuando la seal de reloj esta en estado alto 1 lgico.
FLIP-FLOP M-S (Maestro/esclavo)
El flip-flop maestro/esclavo o M/S (master/slave) es una versin mejorada del flip-flop RS
sncrono. Este tipo de flip-flop almacena la informacin durante los periodos de transicin (flancos) de la
seal de reloj y lo preservan durante los perodos estables.
Por tanto, los flip-flops maestro esclavo no son transparentes, ya que no operan con el nivel de la
seal de reloj, sino con uno de sus flancos. La informacin lograda en una de las transiciones de la seal
de reloj se mantiene hasta que ocurra, nuevamente, otra transicin similar.
Un flip-flop maestro/esclavo se obtiene conectando dos flip-flops RS en cascada.

M a e s tro
R

R
CP
S

CP
S

E s c la v o
R
CP
S

Q
Q

Fig. 5.8 Flip-flop M/S.

R
CP
S

Q
Q

Fig. 5.9 Diagrama lgico del flip-flop M/S.

38

S
0
0
1
1

R
0
1
0
1

CP

Q(t+1)
Q(t)
0
1

Tabla 5.2 Tabla lgica del flip-flop M/S.

donde:
X
Q(t+1)
Q(t)

= condicin de no importa.
= estado siguiente.
= estado presente.
= estado indefinido.

FLIP-FLOP D (Data)
El flip-flop D se obtiene a partir de un flip-flop maestro/esclavo conectando un inversor entre las
entradas S y R. El dato presente en la entrada D se transfiere a la salida Q cuando se activa la seal de
reloj. Esta caracterstica lo hace muy til en memorias y registros de datos y de desplazamiento. En el
flip-flop D no se presentan estados prohibidos.

R
CP
S

D
CP

Q
Q

Fig. 5.10 Construccin de un flip-flop D.

Como resultado de
opuestos.

la inclusin del inversor, las entradas R y S siempre tendrn estados

El disparo de un flip-flop tipo D se puede producir por nivel (positivo o negativo) o por flancos (de
subida o de bajada), dependiendo de su diseo.

D
CP

Q
Q

Fig. 5.11 Diagrama lgico del flip-flop D.

D
0
1

CP

Q(t+1)
0
1

Tabla 5.3 Tabla lgica del flip-flop D.

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FLIP-FLOP T (Toggle)
El flip-flop T es un dispositivo biestable que permuta el estado de sus salidas cada vez que recibe
un pulso de reloj. Se obtiene a partir de un flip-flop M/S bsico conectando la entrada S a la salida Q y la
entrada R a la salida Q. Este circuito, en particular, responde a los flancos de bajada de la seal de reloj.

S
CP
R

F l ip - F l o p
M /S

Fig. 5.12 Construccin de un flip-flop T.

La nica entrada del circuito es la seal de reloj. La frecuencia de la seal de un flip-flop T es la
mitad de la frecuencia de la seal de reloj. Esta caracterstica lo hacen til para implementar contadores y
otros circuitos digitales donde se requiere la funcin de divisin de frecuencia.

Q
CP

T
Q

Fig. 5.13 Diagrama lgico del flip-flop T

Conectando varios flip-flops T en cascada se obtiene un divisor de frecuencia de varias etapas.
T

Q(t+1)
Q(t+1)
Q(t+1)

Tabla 5.4 Tabla lgica del flip-flop T.

FLIP-FLOP JK
El J-K es un flip-flop sncrono con dos lneas de entrada de datos (J y K), una entrada de reloj,
dos entradas asncronas (PRESET y CLEAR) y dos salidas complementarias (Q y Q). Las entradas J y K
se pueden manipular para producir cualquier condicin de salida predecible. El J-K puede tambin operar
como T o D y es el ms popular de todos los dispositivos biestables.
Un flip-flop J-K se obtiene a partir de un flip-flop maestro/esclavo acoplando mediante las
compuerta A y B, la salida Q a la entrada S y la salida Q a la entrada R. Las entradas libres de las
compuertas de acoplamiento se convierten en las lneas de datos J y K del flip-flop.

40

CP

PR

M /S
R

C LR

Fig. 5.14 Construccin de un flip-flop JK

El flip-flop puede operar de dos modos: sncrono y asncrono. En el primer caso el estado de las
salidas Q y Q depende de las entradas J y K y esta sincronizado con la seal aplicada a la entrada del
reloj. En el segundo, el estado de las salidas Q y Q lo establecen las entradas PRESET y CLEAR.

PR
K
CP
J

Q
Q

CLR
Fig. 5.15 Diagrama lgico del flip-flop JK.
Operacin en modo asncrono.
En este modo el estado de las salidas Q y Q lo determinan las entradas PRESET y CLEAR. La
seal de reloj se encuentra inactiva.
Dependiendo de si las entradas PRESET y CLEAR son activas bajas o activas altas, es como se
comportara el flip-flop.
La entrada PRESET activada pone la salida Q en estado alto y Q en estado bajo.
La entrada CLEAR activada pone la salida Q en estado bajo y Q en estado alto.
PR
0
0
1
1

CLR
0
1
0
1

Q
*
1
0
Qo

Q
*
0
1
Qo

Tabla 5.5 Tabla del flip-flop JK con entradas PRESET y CLEAR activas bajas.
donde:
Qo, Qo= estados pasados.
*
= estado indefinido.

41

PR
0
0
1
1

CLR
0
1
0
1

Q
Qo
0
1
*

Q
Qo
1
0
*

Tabla 5.6 Tabla del flip-flop JK con entradas PRESET y CLEAR activas altas.
donde:
Qo, Qo= estados pasados.
* = estado indefinido.
La principal aplicacin del modo asncrono es inicializar las salidas de los flip-flops en un estado
conocido, o bien para cargar registros y contadores con cantidades especificas antes de comenzar una
nueva operacin.
Operacin en modo sncrono.
En este modo de operacin el estado de las salidas Q y Q dependen de las entradas J y K y esta
sincronizado con la seal de reloj. Las entradas PRESET y CLEAR estn inactivas.
Las entradas sncronas J y K son normalmente activas altas y determinan el estado de salida
resultante despus de la aplicacin de la seal de reloj. Especficamente, un alto en la entrada J, con la
entrada K en bajo, lleva la salida Q al estado SET. As mismo, un alto en la entrada K, con la entrada J en
bajo, lleva la salida Q al estado RESET.
Cuando las entradas J y K estn en estado bajo y se aplica la seal de reloj, no sucede nada, la
salida Q y Q se mantiene en el estado en que se encuentra. Se dice entonces, que el flip-flop esta
operando en el modo de retencin o hold.
Cuando las entradas J y K estn en estado alto y se aplica la seal de reloj, las salidas Q y Q
cambian de estado. Es decir, el flip-flop pasa del estado SET al de RESET o viceversa. Se dice entonces,
que el flip-flop esta operando en el modo basculante (toggle).
J
0
0
1
1

K
0
1
0
1

CP

Q
Qo
0
1
Qo

Q
Qo
1
0
Qo

Tabla 5.7 Tabla del flip-flop JK disparado por flanco de bajada.

J
0
0
1
1

K
0
1
0
1

CP

Q
Qo
0
1
Qo

Q
Qo
1
0
Qo

Tabla 5.8 Tabla del flip-flop JK disparado por flanco de subida.

donde:
Qo, Qo = estados pasados.
Qo, Qo = Toggle (se invierte el estado anterior)
El flip-flop J-K se emplea ampliamente en registros de almacenamiento, registros de
desplazamiento, contadores de pulsos, divisores de frecuencia y otras aplicaciones secuenciales.

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