TEMA:

Flip flops.

Mg. Rolando Juan Alva Zavaleta

FLIP-FLOPS
Multivibradores Biestables

Circuito Secuencial
Existen dos tipos:
Sincrnico: su comportamiento
puede definirse a partir del
conocimiento de sus seales en
instantes discretos de tiempo.
Asincrnico: depende del orden en
que cambian las seales de entrada

Multivibrador Biestable

Flip-Flops FF
Circuito Lgico con Dos Salidas Q y Q
Q Salida Normal y Q Salida Invertida
Dos Estados Posibles
Q=0 y Q=1
Q=1 y Q=0

El Flip-Flop guarda el estado para variaciones

a la entrada (Memoria).

Flip-Flop SET CLEAR NAND

Entradas SET y CLEAR (PONER - LIMPIAR)
Dos estados de Salida Igualmente Probables.

0
1

1
0

Transicin de Entradas. CLEAR=1

SET

0
1

CLEAR

Transicin del SET para CLEAR=1

SET

Q=1

1
0

CLEAR

Q=0

La pulsacin BAJA en SET FF termina en el estado Q=1

Estado FIJO Q=1

Transicin en CLEAR
Q=0
SET

0
1

CLEAR

Q=1

Anulacin del FF
Q=0 Estado Anulado

SET

1
0

CLEAR

Resumen FF NAND
SET

CLEAR

SET

CLEAR

SALIDA FF

No hay Cambio

Q=1

Q=0

Ambiguo

SET
Q

FF
C
CLEAR

Variacin de SET y CLEAR

FF Con SET-CLEAR NOR

SET

CLEAR

SET

CLEAR

SALIDA FF

No hay Cambio

Q=1

Q=0

Ambiguo

Transicin de Seales en FF NOR

Seales de Reloj
Sistemas digitales Asincrnica

Transicin en
sentido positivo

Transicin en
sentido Negativo

FLIP-FLOPS II
FF SC Cronometro
FF J-K Cronometro
FF D Cronometro

FF S-C Transicin Positiva

Q

FF

Transicin
Positiva

Qn+1

Qn(No hay Cambio)

Ambiguo

FF S-C Transicin Negativa

Q

S
C

FF

Transicin
Negativa

Cual es la Seal en Q ?

Qn+1

Qn (No hay
Cambio)

Ambiguo

FF S-C Con NAND

S

U1

1
0

SET

U3
U3

01
NAND
NAND

U2

0
1
NAND

NAND
NAND
NAND

U4
U4

10

NAND
NAND
NAND

CLEAR

Un FF BASICO DE COMPUERTAS NAND

UN CIRCUITO CONDUCTOR DE PULSACIONES

UN CIRCUITO DETECTOR DE ARISTA.

EL BIESTABLE J-K CON RELOJ

Las entradas de Control J K == S C
Transicin en Sentido Positivo.
Diferente J=1 y K=1 No generan seal
ambigua.
Para 1 1 FF Pasa al estado Opuesto (Se
complementa).
Siempre que efectu Transicin Negativa.
MODO ARTICULADO DE OPERACIN.
FF J=1 K=1 Qn+1 = Qn

Biestable J-K con Reloj (subida)

TSP

Suponemos Q=1 Inicial

Transicin POSITIVA

Qn+1

Qn(No hay Cambio)

Qn' (Se complementa)

Biestable J-K con reloj (bajada)

Suponemos Q=1 Inicial

Transicin Negativa

Qn+1

Qn(No hay Cambio

Qn' (Se complementa)

FF J-K Con transicin Activada

12

1
3
2

Q
Q

4
3
4
5

6
6

14
1
3

J K Q y Q Se complenta

12

CLK
K

1
2
13

13

BIESTABLE D CON CRONOMETRO

D

CLK

Qn+1

D es Sincrnica
TSP
Q == D para TSP

Ejercicio
Disear un Circuito de almacenamiento de
registros de 8 bits con TSP y TSN Con FF D.

UN FF D a partir de un FF S-C

CLK
6

CLK
8

13

11

12

10

CLK

Circuito Combinatorio

Transferencia paralela FF D

Cerrojo D
S

U1

SET

U3

0
NAND
NAND

U5
NOT

U4

U2

C
NAND
NAND

CLEAR

No posee Circuito detector

CLK 0 D no tiene efecto
CLK 1 D 0 SET =0 o CLEAR PARA Q=D.
Permite que Q Cambie de estado Si D Cambia en tanto
que CLK =1

Ejercicio
Determinar la forma de onda de un Cerrojo D para
las formas de onda de entrada.

ENTRADAS ASINCRONICAS

S,C,J,K y D Entradas de Control.

Entradas Sincrnicas.
El efecto es sincronizado con la seal del CLK.
Se implementan una o mas entradas
Asincrnicas.
Operan independiente de las Sincrnicas.
Se utilizan para FF1 o FF 0 NO importa
condiciones.

ENTRADAS ASINCRONICAS
DC
SET

DC
CLEAR

FF

Operacin
Sincrnica

Q=1 SET

Q=0 CLEAR

No se utiliza
AMBI.

DC

SET
CLK
DC
K

CLEAR

Convenciones de Fabricantes de Chips

Entrada SET Asincrnica

Entrada CLEAR Asincrnica

DC SET

DC CLEAR

PRESET

CLEAR

SET

RESET

Sd (fijacin directa)

Cd (eliminacin Directa)

Las entradas Asincrnicas

Consideraciones de Distribucin

Fabricantes Caracteristicas
Valores Mnimos de ts y th.
Tiempos en nanosegundos.
Tiempos de constitucin y de
contencin.
Demoras de propagacin.
Frecuencia mxima de
cronometraje

Contadores: Asynchronous (Ripple)

Counters

Asynchronous (Ripple) Counters

Asynchronous Decade Counters

MUCHAS GRACIAS