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ANTECEDENTES
1.2 OBJETIVOS
1.2.1 GENERALES
Aprender a disear y simular circuitos digitales por medio del programa ACTIVE
HDL. En este documento se presentan de manera detallada los pasos a seguir
desde el planteamiento de un circuito digital.
CAPITULO 2
MARCO TEORICO
2.1 LENGUAJE DE DESCRIPCIN DE HARDWARE.
VHDL es el acronimo de Very High Speed Integrated Circuit Hardware
Description Language, el cual es un lenguaje de programacin aplicado a la
descripcin de circuitos lgicos y su implementacin en SICs
(Specific Integrated Circuits), FPGAs (Field-Programmable Gate Array) y
circuitos digitales convencionales [2], de acuerdo a su funcin, al
comportamiento del flujo en sus datos o bien a su estructura. Aunque VHDL no
fue diseado para su implementacin en lenguajes de propsito general, es
posible disear algoritmos con este lenguaje, la mayora de su sintaxis deriva
del lenguaje Ada [3]. VHDL fue diseado para satisfacer numerosas
necesidades en el proceso de diseo. Es posible realizar la especificacin de
las funciones para los diseos mediante el uso de un lenguaje de programacin
pero sobre todo posee la capacidad de simular el diseo antes de su
fabricacin, dando as a los fabricantes la posibilidad de comparar alternativas
y realizar pruebas correctivas sin el retraso y el costo que implica la
construccin de prototipos del hardware [4]. El modelado de circuitos en VHDL
se basa principalmente en la definicin de arquitecturas que representan a
cada una de las estructuras que pueden aplicarse al diseo de circuitos. A partir
de esto es posible la declaracin de entidades y sus respectivos componentes
para llevar a cabo la simulacin. Para realizar la simulacin en VHDL del diseo
de un circuito se necesita de tres procesos fundamentales:
Compilacin, Elaboracin y Simulacin.
Figura 2-8.-
El proceso debe repetirse con cada una de las seales, de acuerdo a las
especificaciones del diseo.
Una vez que el diseo ha sido terminado, el archivo resultante con extensin
asf podr ser seleccionado y mediante la opcin Generate Code
automticamente generara el archivo de tipo .vhd que corresponde a este
modelo.
CAPITULO 3
METODOLOGIA
3.1 DISEO DE VHDL
Una vez que se ha elegido este editor y se le ha asignado a un nombre, se
generaran las entradas y las salidas correspondientes especificando el nombre
y el tipo de dato [8].
Al concluir con la insercin de seales se presiona el botn finalizar, con lo que
se crear una plantilla del mdulo en un archivo que es agregado al diseo (se
observa en el navegador) y ste es automticamente abierto en el rea de
trabajo.
process( A, B )
begin
mayor <= 0;
menor <= 0;
igual <= 0;
if A > B then
mayor <= 1;
elsif A < B then
menor <= 1;
else
igual <= 1;
end if;
end process;
Existen otras alternativas, sin embargo la descripcin funcional es mas
entendible por que refleja directamente la solucin del problema.
Nota: Despus de la palabra process se coloca la lista de sensibilidad, son
seales que activarn la ejecucin del proceso, cuando ocurra un cambio en
cualquiera de ellas.
Este cdigo debe insertarse en la arquitectura, sustituyendo al comentario:
-- enter your statements here
la arquitectura.
3.2 Simulacin.
La simulacin en Active HDL se hace mediante una herramienta conocida
como Visor de formas de onda (Waveform Viewer). Waveform Viewer, es una
herramienta especfica para el despliegue de los resultados de la simulacin
grafica en forma de ondas [10]. Es posible el despliegue de mltiples ventanas
con este editor, inclusive pueden estar sincronizadas entre ellas. Tambin se
puede buscar dentro de la simulacin alguna senal y su valor, localizar eventos,
pulsos en cada o subida, comentarios, etc. Otra de sus caractersticas es la
capacidad de desplegar en el visor de lista (List Viewer) los datos en un tabular
semejante a una hoja de clculo [1]. Una simulacin se lleva a cabo mediante
la generacin de un archivo awf en donde se agregan las seales que se
observaran en la simulacin, cabe mencionar que es posible asignarles valores
inciales. Posteriormente se le asigna tiempo a la simulacin y se procede a su
ejecucin.
Una vez realizada la compilacin de un mdulo es posible simularlo. La
simulacin se inicializa seleccionando la opcin Initialize Simulation en el men
Simulacin.
Para simular se requiere agregar una nueva forma de onda (new Waveform)
dando un click al botn
la siguiente:
Adems del nombre de las seales, se tienen una columna con su valor y otra
indicando el tipo de estmulo. A la derecha hay una zona donde se mostrar el
comportamiento temporal de cada seal.
No hay que olvidar que se est simulando hardware y para probar un elemento
de hardware es necesario ingresar algunas seales a las entradas y observar
las salidas, con ello se evala si la funcionalidad del mdulo es o no correcta.
Las seales de entrada son proporcionadas a travs de estmulos, existen
estmulos de diferentes tipos, adecuados para diferentes tipos de seales. Los
estmulos se obtienen al dar un click derecho a una seal de entrada, con ello
aparece un men contextual en el cual debe seleccionarse la opcin estmulos
( Stimulators ).