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LES BASCULES ET LEURS APPLICATIONS.
A l'usage des Ecoles d'Ingnieurs et des

Dpartements Universitaires de technologie
Du mme Auteur
COURS SUR LES SYSTEMES LOGIQUES
TOME I : SYSTEMES LOGIQUES COMBINATOIRES
TOME II : SYSTEMES LOGIQUES SEQUENTIELS
TOME III : CALCULATEURS
EXERCICES ET PROBLEMES RESOLUS
SUR LES SYSTEMES LOGIQUES COMBINATOIRES
SUR LES SYSTEMES LOGIQUES SEQUENTIELS
SUR LES CIRCUITS NUMERIQUES
Par
El-M. HARKAT
EDITION
[1]
2011
TABLE DES MATIERES

Introduction.6
I. Les bascules bistables .....8
1.1. Gnralits.....8
I.2. Dfinition...8
I.3. Bascule R-S Asynchrone...9
I.4. Bascule R-S synchrone.....19
1.5. Bascule de type D20
1.5.1. Description...20
I.5.2. Bascule D Latch et bascule normale.................22
1 .5.2.1. Introduction..22
1.5.2.2.Chronogrammes dune bascule D Latch....23
1.5.2.3. Chronogrammes dune bascule D normale ..25
I.6. Bascules synchrones....26
1.6.1. Gnralits...26
1.6.2. Bascule R-S Matre-Esclave....26
I.6.3. Bascule J-K Matre-Esclave.....30
I.6.4. Bascule D Matre-Esclave...33
I.6.5. Bascule T (Bascule de Trigger ou Toogle)......34
I.7. Fonction des entres Preset et Clear.......35
I.7.1. Gnralits...35
I.7.2. Entre horloge (Clk) au niveau bas.36
I.7.3. Entre horloge (Clk) au niveau haut...38
[2]
II. Circuits de synchronisation......40

II. 1.Transition sur un niveau....41
II. 2.Transition sur front montant.....42
II. 3.Transition sur un front descendant...42
II. 4.Transition sur impulsion positive.....43
III. Paramtres dynamiques d'une bascule synchrone.44
III.1. Temps de prpositionnement ( Set Up Time)44
III.2. Temps de maintien (Hold Time).46
III.3. Temps de propagation.49
III.3. 1.Temps de propagation"TpLH"..49
III.3. 2.Temps de propagation"TpHL"..49
IV. Panorama des bascules synchrones 50
IV.1. Bascules synchrones en technologie TTL51
IV.1.1. Bascules "D"..51
IV.1.2. Bascules "J-K.53
IV.2. Bascules synchrones en technologie CMOS.....55
IV.2.1. Bascules "D"...55
IV.2.2. Bascules "J-K..56
V. Applications des bascules...57
V.1. Gnralits...57
V.2. Cas particuliers59
V.3. Analyse fonctionnelle de quelques circuits....60
Exercice N160
Exercice N261
[3]
Exercice N362
Exercice N4. Registre dcalage...63
Exercice N5. Gnrateur pseudo-alatoire....63
Exercice N6Dtecteur de front d'une impulsion...64
Exercice N7. Dtecteur de sens.de rotation .65
Exercice N8. Analyse des registres CSR ..66
Exercice N9. Etude matricielle des registres raction.67
Exercice N10. Registre dcalage....68
Exercice N11. Registre dcalage....68
Exercice N12. Train d'impulsions.70
Solution de l' Exercice N.1...72
Solution de l' exercice N.6...74
Solution de l' exercice N.8......79
Solution de l' exercice N.10....86
Solution de l' exercice N.12....89
V.4. Registres.....94
V.4.1. Gnralits...94
V.4.2. Registres dcalage.94
V.4.2.1. Introduction..94
V.4.2. 2.Types principaux de registres...95
V.4.2.3. Registres entre srie et sortie srie...96
V.4.2.4. Registres entre srie et sorties parallles..98
[4]
V.4.2.5. Registres entres et sorties parallles ..98

V.4.3. Registres dcalage raction....99
V.4.3.1. Introduction..99
V.4.3.2. Exemple : Gnrateur pseudo alatoire ..105
V.4.3.3. Codage registre dcalage raction...106
V.4.3.4. Exemple de codeur.....111
V.4.3.5. Schma pratique du codeur raction.115
V.4.3.6. Dcodage registre dcalage raction...118
V.4.3.7. Schma pratique du dcodeur raction.123
Schmas de brochage des bascules utilises.....127
Bibliographie..128
[5]
INTRODUCTION
Il est, sans doute, utile de rappeler que les

bascules prsentes dans ce livre ont t tudies
dans
le
livre
intitul
Systmes
Logiques
Squentiels du mme auteur. Ce dernier se penche,

essentiellement, sur la synthse des systmes logiques
raliss laide de bascules. Nanmoins ce qui a t
vu reste insuffisant pour ceux qui veulent matriser
la manipulation de cet lment dans un esprit
analytique. Cet ouvrage sadresse tous ceux qui
sintressent tudier les bascules de tout prt. Il
sadresse non seulement aux tudiants spcialiss en
lectronique
mais
aussi
aux
utilisateurs
de
llectronique.
A travers les exemples qui ont t prsents,
et dont certains sont accompagns de leur solution,
nous avons essay dassurer une liaison troite entre
les phnomnes de base et les applications afin
dabolir cette barrire artificielle qui apparat entre
le savoir et le savoir faire.
[6]
Nous esprons que ceux qui travaillent

dans la thorie des codes trouvent dans ce document
une
aide
prcieuse
pour
dmystifier
lesprit
thorique.
Nous serions reconnaissant aux lecteurs de
bien vouloir nous faire part de leurs critiques et de
leurs suggestions.
[7]
LES BASCULES ET LEURS APPLICATIONS

I. LES BASCULES BISTABLES.
1.1. GENERALITES.
Ce sont des circuits dont les sorties
possdent deux tats stables 1 ou 0. Ils ont la
proprit de conserver ces tats stables aprs
la disparition du ou des niveaux logiques qui
ont leur donn naissance. Ces circuits sont
considrs
comme
des
lments
de
mmoire
capables d'emmagasiner et de fournir une unit
d'information, c'est--dire un bit.
La bascule ou FLIP-FLOP est le type le
plus simple de ces nouveaux circuits. Il existe
deux types de FLIP-FLOP, les FLIP-FLOP
asynchrones et les FLIP-FLOP synchrones .
Dans cette thorie, nous examinerons la
bascule R-S et ses drives, la bascule J-K, la
bascule D et la bascule T commandes par une
horloge.
1.2. DEFINITION.
Une bascule est un oprateur susceptible de
basculer, cest--dire de changer dtat sur
commande et de conserver le nouvel tat jusqu
lapparition
dune
nouvelle
commande.
Ces
oprateurs ayant la proprit de conserver une
information, 0 ou 1, ralisent la FONCTION
MEMOIRE. Cette fonction est omniprsente dans
les circuits squentiels utilisant des mmoires
[8]
explicites.
Les
bascules
trouvent
leurs
applications dans les compteurs, les registres
ou dans les gnrateurs de squences.
Le schma synoptique gnral dune bascule
est donn par la fig.1. Les variables e1,e2,
e3,,,ep reprsentent les entres de commande de
la bascule,
ses sorties.
tant la
sortie NORMALE et
sa sortie INVERSE. Ltat
de Q indique ltat de la bascule. La sortie Q
de la bascule un instant donn dpend de la
valeur des variables dentre et de ltat
antrieur de Q, ce que nous traduisons par
lquation gnrale suivante:
Qt+T = F(Qt;Et) avec T > 0
O: Qt+T reprsente ltat futur de la sortie de
la bascule (note parfois Q+).
Qt : Reprsente ltat prsent de la sortie de
la bascule (note parfois Q).
Et: Reprsente ltat dentre de la bascule
(not parfois E).
e1
e2
Q
BASCULE
en
Fig.1.
1.3. BASCULE R-S ASYNCHRONE.
[9]
La structure la plus simple dune bascule RS est constitue de deux oprateurs NAND (ou
NOR) retro-couples comme le montre la fig.2.
a) Bascule R-S ralise

laide de portes NAND.
b) Bascule R-S ralise

laide de portes NOR.
Les figures 2c et 2d reprsentent, respectivement, leur symbole.
c) Symbole de la bascule
d) Symbole de la Bascule
R-S (NAND).
R-S( NOR).
Fig.2.Schma logique de la bascule

R-S et son symbole.
Les sorties de la bascule R-S ralise
laide de portes NAND sont rgies par les
quations suivantes:
Les sorties de la bascule R-S ralise

laide de portes NOR sont rgies par les
quations suivantes :
[10]
N.B.: Q+
prsent.
reprsente
ltat
futur;
ltat
Les conditions de fonctionnement de la

bascule R-S ralises laide de portes NOR
sont comme suit: La sortie
de la bascule
prend la valeur 1 lorsque lentre
est 1
et reste dans cet tat la disparition de .
Elle revient 0 lorsque R est 1 et reste
dans cet tat lorsque R revient 0. Les
entres
et
de la bascule jouent,
respectivement, le rle de REMISE A ZERO et de
MISE A UN. La bascule est dite SET lorsque
et
, elle est dite RESET lorsque
et
. Les entres
et
sont actives au
niveau logique HAUT.
Les fig.3 et 4 examinent le fonctionnement
de
cette
bascule
au
moyen
d'un
tableau
prsentant tous les cas successifs que l'on peut
rencontrer.
Elles
permettent
de
suivre
l'volution du circuit partir de la mise sous
tension. Les tats des entres sont indiqus
pour chaque cas ainsi que les tats des sorties
correspondants.
Nous voyons qu'il existe dans cette bascule
une entre R et une entre S. Les explications
suivantes porteront sur la bascule R-S ralise
l'aide de portes NOR. Celles ralises
[11]
l'aide
de
portes
NAND
l'initiative du lecteur.
seront
laisses
Dans le premier cas, seul l'tat d'une des

deux entres des portes NOR est connu (niveau
BAS). On ne peut donc pas dire quel est l'tat
des sorties, en effet, celui-ci dpend de l'tat
de la deuxime entre du NOR.
Dans le second cas, on applique un niveau H
sur l'entre R, ce qui a pour effet de forcer le
premier NOR 0. Ce 0 ramen sur l'entre
suprieure du second NOR force la sortie de
celui-ci 1. Cette sortie tant ramene sur
l'entre
infrieure
du
premier
NOR
vient
confirmer le forage de celui-ci 0. On aboutit
ainsi au premier tat stable de la bascule
(RESET).
Dans le troisime cas, R est revenu 0, on
constate que compte tenu de l'tat antrieur, la
bascule est maintenue RESET, le premier NOR
tant forc 0 par son entre infrieure. La
sortie du second NOR est alors maintenue 1 car
ses deux entres sont l'tat 0. On a mmoris
l'effet provoqu par R = 1 dans le deuxime cas.
Dans le quatrime cas, S passe 1 et vient
forcer le second NOR 0. Par le mme processus
d au rtro-couplage des NOR, on aboutit ainsi
la mise 1 de la bascule ou SET (deuxime tat
stable).
Dans le cinquime cas, S est revenu 0, on
constate le maintien de la bascule 1.
[12]
Dans le sixime cas, R et S sont 1

simultanment et les deux portes NOR sont
forces 0. Cet tat est interdit pour la
bascule R-S.
Fig.3.
[13]
Fig.4.
[14]
La table de vrit de la bascule R-S,

donnant ltat futur (Q+) en fonction de ltat
prsent Q et des entres R et S est donne par
la fig.5.
Notons que dans le cas o
, la sortie
Q+ nest pas dfinie, la valeur correspondante

est indique par le symbole
. Par la suite
cette
combinaison
sera
interdite
pour
la
bascule. Lanalyse du tableau de la fig.5, nous
donne les caractristiques de fonctionnement de
R-S (fig.6).
Fig.5. Table de vrit

de R-S.
Fig.6. Caractristiques de fonctionnement

de R-S.
Tenant compte de ces considrations nous

pouvons simplifier la table de vrit et la
reprsenter soit, sous forme de table rduite
(fig.7),
soit
sous
forme
de
table
des
transitions (fig.8).
[15]
Fig.7. Table de vrit

rduite de R-S.
Fig.8. Table des transitions de R-S.
On peut, galement, partir de la table de

vrit
de
la
fig.5,
crire
lquation
caractristique de R-S. Pour cela, nous allons
reprsenter Q+ sur une table de KARNAUGH puis
nous en dduisons la forme simplifie (fig.9).
Comme on peut le constater, nous avons quatre
cas,
suivant
les
valeurs
attribues
aux
conditions indiffrentes 1 et 2.
S
R
0
1
Q
0
0
1
1
Q+
Fig.9
1er.Cas:
Le logigramme correspondant est donn par la

fig.10:
[16]
S
R
Fig.10. Systme MARCHE PRIORITAIRE

car si S = R = 1 alors Q+ = 1 son tat antrieur.
Ce schma est quivalent celui ralis
laide de portes NAND. En effet;
,
Posons:
peut
scrire:
ce qui nous donne:
Do les quations des sorties
et
Se sont bien les quations des sorties de la

bascule R-S ralise laide des portes NAND.
2me Cas:
fig.11.
S
S
Q
Q
Fig.11. Systme ARRET PRIORITAIRE

car si S = R = 1 alors Q+ = 0 son tat antrieur.
[17]
Ce schma est quivalent celui ralis

laide de portes NOR. En effet;
Posons:
il vient donc;
Do les quations des sorties
et
Se sont bien les quations des sorties de la

bascule R-S ralise laide des portes NOR.
3me Cas:
fig.12.
4me Cas:
Le logigramme
fig.13.
correspondant
[18]
est
donn
par
la
Fig.13.Mmoire entres simultanes passives (R=S=1) Q

reste dans son tat antrieur (Q+=Q).
1.4 BASCULE R-S
SYNCHRONE.
Dans une bascule R-S asynchrone, les ordres

appliqus aux entres R et S provoquent,
immdiatement, le changement dtat correspondant.
Par
contre,
dans
une
bascule
R-S
synchrone, lexcution de lordre nintervient
qu'avec limpulsion dhorloge. Pour synchroniser
ce type de bascule, il suffit de valider les
entres R et S par une horloge (H) et, faire en
sorte que lorsque H=0; les entres nont aucun
effet sur ltat de la bascule. Ceci nous amne
modifier et remplacer les circuits des fig.2a
et 2b par ceux des fig.14a et 14b.
a) R-S ralise laide

De portes NOR
b) R-S ralise laide

De portes NAND.
fig.14. Bascule R-S synchrone.
[19]
En se reportant la fig.14, on remarque

que lorsque H = 0, les portes de transfert sont
inhibes et les informations des entres R et S
ne sont pas transmises la bascule. Par contre
lorsque H = 1, les portes sont valides et la
bascule recopie les informations de ses
entres. Les fig.15a et 15b donnent la table de
vrit et les chronogrammes de la bascule RSH.
h
H
Q+
Q+
t
S
t
R
t
Q
a) Table de vrit
de RSH
b) Chronogrammes
de RSH
Fig.15.
1.5. BASCULE DE TYPE D.

1.5.1. DESCRIPTION.
Les
possdent
bascules
deux
examines
entres
pour
bascule un tat dtermin.
[20]
prcdemment
positionner
la
L'une R permettait de mettre la bascule 0

(position
RESET),
l'autre
permettait
de
mettre la bascule 1 (position SET).

La
bascule
est
drive
de
la
bascule
R.S.H. Elle possde, quant elle, une seule

entre D pour positionner les sorties. Pour
cela on place un inverseur entre l'entre S et
l'entre
devient
de
la
l'entre
bascule
D
de
la
R.S.H.
bascule
L'entre
comme
le
montre la fig.16.
Fig.16. Bascule de type D .

La sortie
devient
bascule, les sorties
complmentaires.
. En effet, dans cette

et
sont toujours
Lorsque H=1 et D=1, alors

et
. La
bascule D se trouve donc l'tat 1, ( =1 et
.
Lorsque H=1 et D=0, alors
et
.
La bascule D se trouve donc l'tat 0, ( =0 et
.
[21]
Lorsque H passe l'tat 0, la bascule

reste dans l'tat o elle se trouvait avant que
l'entre H ne passe 0, c'est--dire qu'elle
est SET ou RESET. C'est la position mmoire,
l'entre D n'a dsormais plus d'action sur les
sorties
et .
En rsum : chaque impulsion de H, la
sortie de la bascule
recopie ltat
appliqu lentre, note , suivant la table
de vrit de la fig.17. De cette dernire on
peut dduire lexpression logique de
qui est
gale :
La fig.18 donne la table des
transitions de cette mme la bascule.
Fig.17. Table de
Vrit.
1.5.2. BASCULE D
Fig.18.Table des
transitions.
LATCH ET BASCULE
NORMALE.
1.5.2.1. INTRODUCTION.
La bascule
existe sous deux versions:
[22]
*La
verrouillage (ou bistable LATCH,
qui commute sur le front arrire de l'impulsion
d'horloge, voit sa sortie suivre les changements
dtat de son entre tant que lhorloge est au
niveau HAUT. Lhorloge revenant au niveau BAS,
elle verrouille
la sortie sur le dernier tat
apparaissant sur
. Le circuit SN 7475 en est
un exemple de ce type de bascule.
*La D normale(en loccurrence la SN 7474 N):
qui commute sur le front montant de limpulsion

dhorloge, aprs quoi, lhorloge tant haute ou
retournant zro, ltat de lentre D peut
changer sans influer sur la sortie Q.
1.5.2.2. CHRONOGRAMME D'UNE
BASCULE
D LATCH.
Les chronogrammes de la bascule D LATCH

sont donns par la fig.19.
Fig.19. Chronogrammes de la bascule D LATCH.
[23]
A l'instant
t1: lentre de donnes D
passe 1 mais cette entre n'est pas prise en
compte, en effet, elle n'est pas valide par H
(les sorties
et
ne changent pas d'tat.
A l'instant
t2: lentre de donnes D
revient 0 mais il n'y a toujours pas d'effet
sur les sorties car H = 0.
A l'instant t3: l'entre H passe 1 mais
comme D est 0, la bascule demeure en position
RESET ( =0 et
.
A l'instant
t4:
D passe 1, ce
changement d'tat se produisant lorsque H = 1
est recopie sur les sorties de la bascule de
telle sorte que celle-ci devient SET ( =1 et
pendant le temps o D est maintenu 1.
A l'instant
t5:
D revient 0, ce
changement de niveau, intervenant lorsque H =
1, est recopie sur les sorties de la bascule de
telle sorte qu'elle redevient RESET (
et
.
A l'instant
redevient SET (
t6: D passe 1, la bascule

et
car H = 1
A l'instant t7: H passe 0, la bascule

passe en position mmoire.
[24]
l'instant
t8:
D passe 0 mais ce
changement d'tat de l'entre D n'est pas pris
en compte par la bascule car H = 0.
l'instant t9: H passe 1 et comme D
est 0, la sortie Q passe galement 0: la
bascule devient RESET ( =0 et
.
1.5.2.3. Chronogrammes de la bascule D normale.
Les
chronogrammes
de
normale sont donns par la
la
bascule
fig.19 bis.
Fig.19 bis.Chronogrammes de la bascule

D normale type SN7474.
Pour cette bascule l'information doit tree
stable juste avant l'arrive du front montant de
l'horloge. Nous laissons le soin au lecteurr
danalyser le fonctionnment de cette bascule.
[25]
1.6. BASCULES
SYNCHRONES.
1.6.1. GENERALITES.
Les
bascules
synchrones
sont
conues
partir de bascules asynchrones que l'on associe

dans la configuration dite MATRE ESCLAVE .
La premire des bascules synchrones est la
bascule MATRE , la seconde lESCLAVE .
Dans cette thorie, nous examinerons le
fonctionnement de quatre types de bascules
MATRE ESCLAVE savoir; la bascule RSH, la
bascule, J-K, la bascule D et la bascule D.
toutes ces bascules ont un fonctionnement
synchrone comme nous allons le voir dans les
lignes qui suivent.
1.6.2. BASCULE R-S MAITRE-ESCLAVE (MASTER-SLAVE).

Si nous connectons deux bascules RSH en
cascade, comme cest indiqu la fig.20, en
envoyant sur la deuxime bascule le signal
dhorloge complment (H), on obtient une
bascule RSH dite Matre-Esclave. La premire
bascule est le Matre la seconde l'Esclave.
[26]
Fig.20. Bascule RSH Matre-Esclave synchrone.

Fonctionnement:
La
premire
bascule
(Matre)
stocke linformation en fonction de ltat de

ses portes dentres et la seconde (lEsclave),
sous linfluence du mme signal dhorloge
appliqu
aux
portes
de
transfert,
reoit
linformation stocke par le Matre.
Lorsque H=0: Le matre est isol (ferm),
lesclave recopie les valeurs inscrites sur les
sorties du matre (esclave ouvert).
Lorsque H passe de 0 1: Le matre est
ouvert et lesclave ferm. Linformation,
lentre du matre est transmise ses sorties
et ne peut accder lesclave du fait que les
portes de transfert sont fermes (H=1; H=0).
Lorsque H passe de 1 0: Le matre est
ferm et lesclave ouvert. Linformation stocke
par le matre est transfre lesclave. Il
faut noter que, pendant le passage de 0 1 de
[27]
H, lesclave doit se fermer avant que le matre

ne souvre, sinon il y aura glissement des
informations. De la mme faon lorsque H passe
de 1 0 ; le matre doit se fermer avant que
lesclave ne souvre. Toutes ces considrations
sont rsumes sur la fig.21.
Fig.21.
Pendant la transition 0
1 de H, lesclave
se ferme en premier et le matre souvre en
second.
se
Pendant la transition 1 0 de H, le matre

ferme en premier et lesclave souvre en
second. Le tableau de la fig.22 rsume

diffrents tats du matre et de lesclave.
[28]
les
ETAT
DE H
0
0
1
1
1
0
0
ETAT DU
MAITRE
Ferm (bloqu)
Ferm (bloqu)
Ouvert (passant)
Ferm (bloqu)
Ferm (bloqu)
ETAT DE
LESCLAVE
Ouvert (passant)
Ferm (bloqu)
Ferm (bloqu)
Ferm (bloqu)
Ouvert (passant)
Fig.22.
Toutes ces considrations sont reprsentes
sur
les
chronogrammes
de
la
fig.23.
La
combinaison S=R=1 est interdite car la bascule
tant instable.
Fig.23. Exemple de chronogrammes

de la bascule RSH
La
table
de
vrit
de
cette
bascule
est
donne par la fig.24 o Qn+1 indique ltat de la
[29]
bascule
aprs
combinaison
limpulsion
dhorloge.
La
est toujours interdite.
Fig.24.
1.6.3. BASCULE J-K SYNCHRONE MAITRE-ESCLAVE.
La bascule RSH prcdente comporte une
combinaison interdite lentre car elle mne
une situation indtermine la sortie. Pour
lever cette interdiction il suffit de relier,
dune part, la sortie
loprateur NAND qui
reoit
et
, dautre part la sortie Q
loprateur NAND qui reoit
et
. Il est
facile de vrifier que le circuit obtenu, en
rebaptisant les entres
et
par
et
respectivement, admet la combinaison:
.
Le schma logique (ou logigramme) de cette
[30]
mmoire, appele Bascule J-K, est donn par la

fig.25.
Fig.25. Bascules J-K Matre-Esclave synchrone.

Les fig.26,27 et 28 donnent respectivement
la table de vrit, la table des transitions et
le
symbole
utilis
dans
les
diverses
applications auxquelles elle est destine.
Fig.26.
Fig.27.
Fig.29.
La fig.30 donne les chronogrammes de cette

bascule. Examinons ces derniers pour illustrer
son fonctionnement.
[31]
Fig.30. Exemple de chronogrammes

de la bascule J-K.
Juste avant le premier
l'horloge, les entres
et
front actif de
sont 0. Donc
lors de ce front, la bascule ne commute pas et

la sortie
reste dans l'tat o elle se trouve,
c'est--dire ici l'tat 0.
Avant
l'application
du
premier
front
descendant de l'horloge, l'entre
passe
l'tat 1. La sortie
du matre passe donc
l'tat1. Lorsque lhorloge revient 0 lesclave
recopie ltat du matre (Q esclave = 1).
Lors de la deuxime impulsion Q=1,J=1
K=0; la bascule reste dans cet tat.
et
Au troisime front montant de l'horloge, J=1

et K=0. La bascule qui tait l'tat 1 reste
[32]
dans cet tat. Au milieu de limpulsion 3

Qmatre=1,J=1, K=1 ; la bascule change dtat.
Elle tait 1, elle se met 0. Lorsque H
revient 0 lesclave recopie ltat du matre.
Lanalyse des chronogrammes de la fig.27
montre que lorsquun ordre est appliqu la
bascule le matre lexcute lors du passage de H
de 0 1, lesclave lexcute lorsque H passe de
1 0.
Contrairement la bascule "J-K" dcrite
prcdemment, une majorit de bascules "J-K"
sont sensibles aux fronts descendants ( ) du
signal d'horloge et non pas aux fronts montants
( ).
1.6.4. BASCULE D SYNCHRONE MAITRE-ESCLAVE.
La bascule
est obtenue
partir
d'une
bascule
laquelle on a ajout un inverseur entre lentre

et lentre
de manire avoir
Fig.31.
J
Clk
K
Q
Bascule
J-K
Matre
Esclave
Ck
Q
Q
Bascule
D
Matre
Esclave
Fig.31. Bascule D Matre-Esclave.
[33]
Pour la table de vrit et la table des

transitions on peut se rfrer aux figures 17 et
18 de la page 21.
1.6.5.BASCULE T (BASCULE
DE
TRIGGER
OU
TOOGLE).
La sortie de la bascule T sinverse pour

chaque impulsion applique lentre T. Il
constitue un diviseur par deux puisque deux
impulsions successives appliques lentre
nen fourniront quune la sortie. Cest
pourquoi on le qualifie de DIVISEUR BINAIRE.
Il peut tre dot dune entre horloge qui peut
le faire changer dtat son rythme.
La bascule T sobtient partir de la
bascule J-K en injectant le mme signal dans les
entres J et K (Fig.33a). Cette bascule peut
tre dote d'une entre Horloge (Fig.33b). Les
chronogrammes de ces deux types de bascules sont
donns par les fig.34 et 35.
Fiog.33. Bascule T.
[34]
Fig.34. Chronogrammes
Fig.35. Chronogrammes
De la bascule T.
de la bascule T synchrone.
1.7. FONCTIONS
DES ENTREES
PRESET
ET
CLEAR.
1.7.1. GENERALITES.
Il reste ajouter aux schmas prcdents
des bascules "J-K" et "D" des entres de remise
0 et de remise 1, appeles gnralement
CLEAR et PRESET. Celles-ci sont connectes comme
le montre la fig.36 qui reprsente donc le
schma d'une bascule D MATRE ESCLAVE avec les
entres CLEAR et PRESET. Ces dernires sont
asynchrones et agissent de faon prioritaire,
cest--dire, si on impose un niveau bas sur
lentre Preset (ou Clear) la sortie normale (Q)
de la bascule se met au niveau HAUT (ou niveau
BAS) et restera dans cet tat quelque soit les
tats des autres entres.
[35]
Fig.36. Schma dune bascule D

avec ses entres asynchrones.
Voyons maintenant comment
entres CLEAR et PRESET.
1.7.2.
ENTREE HORLOGE
(CLK)
AU NIVEAU
fonctionnent
les
BAS.
Si l'entre Clk est l'tat 0, l'ESCLAVE

est verrouill. Puisque l'entre de commande C
de l'esclave est porte l'tat 0, les sorties
des portes NAND 5 et 6 se trouvent l'tat 1,
quel que soit l'tat de D. L'tage de sortie de
la bascule D, compos des portes NAND 7 et 8,
constitue une bascule RS portes NAND analogue
celle examine dans la thorie prcdente. Les
schmas
des
fig.37a
et
37b
sont
donc
quivalents.
[36]
Pour mettre la bascule D l'tat 1
il faut positionner l'entre CLEAR l'tat 1 et

l'entre PRESET l'tat 0. Celle-ci est bien
l'entre de remise 1 et elle est active
l'tat 0.
Fig.37. Schma quivalent de

ltage de sortie de D
De mme, pour mettre la bascule l'tat 0
, il faut positionner l'entre PRESET
l'tat 1 et l'entre CLEAR l'tat 0. Cette
dernire est donc bien l'entre de remise 0 et
elle est active galement l'tat 0.
Si
PRESET
l'on porte les deux entres

l'tat 0, les sorties
CLEAR et
sont
forces l'tat 1. Cette combinaison des

entres CLEAR et PRESET est rarement utilise.
[37]
1.7.3.
ENTREE HORLOGE
(CLK)
A LETAT
HAUT.
Le MATRE est verrouill puisque l'entre de

commande Cest l'tat 0 et l'ESCLAVE est
transparent.
Positionnons l'entre CLEAR l'tat 1 et
appliquons une impulsion ngative sur l'entre
PRESET. Comme on le voit sur la fig.36, cette
impulsion va faire commuter la bascule R-S
compose des portes NAND 3 et 4 l'tat 1
.
Puisque l'ESCLAVE est transparent (C=1), Les
sorties
vont recopier
. La bascule D
va donc se porter l'tat 1
.
Positionnons maintenant l'entre PRESET
l'tat 1 et appliquons une impulsion ngative
sur l'entre CLEAR. Cette fois, l'impulsion va
faire commuter la bascule R-S l'tat 0
.
Puisque
l'esclave
est
sorties
vont recopier
va donc se porter l'tat 0
transparent,
les
. La bascule D
.
De mme, si l'on porte les deux entres CLEAR

et PRESET l'tat 0, les sorties
sont
forces l'tat 1 par l'intermdiaire des
portes NAND 7 et 8. Il est noter que dans ce
[38]
cas l'tat des sorties

est identique. On
ne
peut
plus
parler
alors
de
sorties
complmentaires. Ce cas est donc trs rarement
utilis et certains constructeurs le considrent
mme comme interdit. De plus, cet tat n'est pas
stable. Il ne persiste pas si les entres CLEAR
et PRESET reviennent leur tat inactif (c'est-dire 1 dans notre cas). Dans ce cas de figure,
o les entres Preset et Clear agissent sur les
sorties de la bascule par l'application d'un
niveau BAS, on dit que Preset et Clear sont
actives au niveau BAS et sont reprsentes sur
le schma synoptique par un petit cercle Fig.38a
(celles qui sont actives au niveau HAUT nont
pas de petit cercle fig.38b).
Preset
Preset
Q
D
Ck
Bascule
D
D
Ck
Bascule
D
Clear
Clear
b)bascule D avec entres

asynchrones actives niveau HAUT
a) Bascule D avec entres

asynchrones actives niveau BAS
Fig.38.
En rsum, quel que soit l'tat logique des
entres D et CLOCK, les entres asynchrones
CLEAR et PRESET sont prioritaires et leur
fonctionnement est rsum par la table de vrit
[39]
de la fig.39. Les croix X places dans les cases

D et CLOCK signifient que l'tat de ces deux
entres n'a aucune incidence sur l'tat des
sorties de la bascule lorsqu'au moins une des
deux entres asynchrone est active.
Fig.39. Table de vrit de la bascule D Matre-Esclave

examine avec les entres asynchrones.
Dans tous les cas il faut dsactiver les
entres asynchrones pour que la bascule puisse
commuter sur le front actif (front montant ou
front descendant) du signal d'horloge.
N.B.; Ce qui vient d'tre dit pour la bascule
D, au sujet des entres asynchrones, peut tre
ritr pour les bascules J-K et T.
II. CIRCUITS
DE SYNCHRONISATION.
Les bascules synchrones sont dotes dune

entre horloge H(Clk) qui permet le changement
de ltat des variables de sortie lorsquelle
[40]
est active. Le changement de la sortie peut se

produire soit par niveau, soit
par transition
de lhorloge. Pour ce faire lentre horloge est
dote dun circuit de synchronisation qui permet
dobtenir le fonctionnement dsir.
II.1. TRANSITION
La
SUR UN NIVEAU.
transition
sur
un
niveau
du
signal
dhorloge est employe dans les bascules

verrouillage (en anglais BASCULE LATCH. Les
circuits dhorloge de ces bascules se limitent
deux cellules NAND, dont on met en commun une
entre de manire contrler, sur le niveau
haut dune impulsion, le passage vers les
entres de la bascule (fig.40). Un inverseur est
ajout au circuit dhorloge lorsque le passage
doit seffectuer sur un niveau bas. Le circuit
SN7475 en est un exemple. Pour ce type de
circuit, tant que lhorloge est haute, tous les
tats lentre D sont transmis la sortie.
Lorsque lhorloge revient au niveau bas, elle
verrouille la sortie sur le dernier tat
enregistr.
E1
H
E2
B
A
S
C
U
L
E
E1
H
E2
B
A
S
C
U
L
E
Fig.40. Bascule vrouillage,

ou bascule LATCH
[41]
II.2 TRANSITION SUR FRONT MONTANT (OU FRONT ASCENDANT).

La transition sur un front montant dhorloge
est obtenue par un circuit dhorloge faisant
office dun dtecteur de front montant dune
impulsion. Ceci est obtenu par lassociation
dun inverseur et dune porte ET comme
lindique la (fig.40a). Son fonctionnement est
rsum par les chronogrammes de la fig.40b et,
son symbole est donn par la fig.40c. Pour
analyser le fonctionnement de ce circuit il faut
tenir compte du temps de propagation travers
linverseur qui est de lordre de 10ns. Exemple
de circuit: le SN 7474.
II.3 TRANSITION
SUR UN FRONT DESCENDANT.
Le mme principe est utilis pour ce cas,

mais
on
dtecte
le
front
descendant
de
limpulsion. Ceci est obtenu grce au circuit de
la Fig.41a. Son fonctionnement est rsum par
les chronogrammes de la Fig.41b. Le symbole
utilis est celui de la Fig.41c.
Exemple de circuit: le SN 7473.
[42]
Fig.41. Transition sur front descendant.
II.4. TRANSITION
Ce
type
SUR IMPULSION POSITIVE.
de
circuit
est
utilis
dans
les
bascules matre-esclaves o le changement des

sorties a eu lieu pendant la transition complte
dune
impulsion
dhorloge.
Les
circuits
dhorloge propres aux bascules matre-esclaves
et la reprsentation symbolique des signaux
appropris sont reproduits la Fig.42a et 42b.
Exemple de circuit: SN 74109.
Clk
Clk
a) Circuit de
Synchronisation
B
A
S
C
U
L
E
b) Symbole
Fig.42. Transition sur impulsion positive.
[43]
La transition sur impulsion ngative est

galement possible. Le circuit de synchronisation est obtenu partir du prcdent par
inversion de Clk. Le symbole correspondant est
identique au prcdent mais avec un petit cercle
lentre Clk. Exemple de circuit: SN 7476.Dans
ce type de bascule les ordres appliqus aux
entres synchrones J et K sont pris en compte
lors
du
front
descendant
de
limpulsion
dhorloge.
III. PARAMETRES
DYNAMIQUES D'UNE BASCULE SYNCHRONE.
Pour obtenir un fonctionnement correct du

circuit utilis il faudra respecter un certains
nombre de paramtres dont les principaux sont:
* TEMPS DE PREPOSITIONNEMENT (SET UP TIME).
* TEMPS DE MAINTIENT (HOLD TIME).
* TEMPS DE PROPAGATION.
III.1. TEMPS
DE PREPOSITIONNEMENT
(SET UP TIME).
Le temps de prpositionnement est le temps

minimal pendant lequel la donne prsente sur
l'entre doit rester stable avant le front actif
du signal d'horloge pour que celle-ci soit
reconnue. Si ce temps n'est pas respect, la
donne ne sera pas prise en compte par le
circuit.
La
fig.43
illustre
le
temps
de
[44]
prpositionnement (tSETUP) lorsque la donne

mmoriser est au niveau L.
Fig.43. Temps de prpositionnement

dune donne au niveau Low.
V rf correspond la tension de basculement des
portes du circuit :
V ref = 1,5 V en technologie TTL standard.
V ref = 1,3 V en technologie TTL - LS.
V ref = VDD/2 en technologie C.MOS, VDD tant
la tension d'alimentation du circuit. La fig.44
illustre le temps de prpositionnement lorsque
la donne mmoriser est au niveau H.

dune donne au niveau Haut.
[45]
Les deux chronogrammes des fig.43 et 44 sont

souvent runis en un seul dans les catalogues de
constructeurs, comme le montre la fig.45.
Les priodes hachures indiquent que la
donne peut varier d'un niveau l'autre sans
qu'il n y ait dinfluence sur le comportement du
circuit.

dune donne au niveau L ou au niveau H.
III.2. TEMPS
DE MAINTIENT (HOLD
DONNEE SUR UNE ENTREE SYNCHRONE.
TIME
EN ANGLAIS) D'UNE
Le temps de maintien est le temps minimal

pendant lequel la donne, prsente sur l'entre,
doit rester stable aprs le front actif de
l'horloge pour que cette donne soit reconnue.
La fig.46 illustre le temps de maintien (thold)
si la donne mmoriser est au niveau L.
[46]
Fig.46.Temps de maintien (tHold)

dune donne au niveau L.
La fig.46 illustre le temps de maintien lorsque
la donne mmoriser est au niveau H.
Fig.47. Temps de maintien (tHold)

dune donne au niveau H.
Les deux chronogrammes des figures 46 et 47
peuvent, de la mme faon que prcdemment, tre
runis en un seul, comme le montre la fig.48.
[47]
Fig.48. Temps de maintien (tHold) dune

Donne au niveau H ou au niveau L.
Et, si nous regroupons, les deux chronogrammes
qui
reprsentent
les
temps
de
prpositionnement et de maintien en un seul, on
obtient ceux de la fig.49.
Fig.49. Temps de prpositionnement (tstup)

et de maintien (tHold).
[48]
III.3. TEMPS
DE PROPAGATION D'UNE ENTREE A UNE SORTIE.
III.3.1. TEMPS
DE PROPAGATION
"TPLH".
Le temps de propagation tpLH est le temps

qui s'coule entre l'instant o l'entre de
commande devient active et l'instant o la
sortie passe du niveau L au niveau H. Cette
commande peut tre lhorloge, CLEAR ou PRESET.
Ce temps not tpLH est spcifi pour une entre
donne (CLOCK, CLEAR ou PRESET) et une sortie
donne (
). En pratique, ce temps correspond au retard apport par les portes internes
du circuit. La fig.50 illustre le temps tpLH.
Fig.50. Illustration du temps

de propagation tpLH.
III.3.2. TEMPS
DE PROPAGATION
"TPHL"
Le temps de propagation tpHL est le temps

qui s'coule entre l'instant o l'entre de
[49]
commande devient active et l'instant o la

sortie passe du niveau H au niveau L. La fig.51
illustre ce temps tpHL.
Fig.51. Illustration du temps

de propagation tpHL.
Aprs
avoir
examin
les
principes
de
fonctionnement
et
les
caractristiques
des
bascules D et JK, faisons un bref tour d'horizon
sur les circuits intgrs disponibles sur le
march.
IV. PANORAMA
DES BASCULES SYNCHRONES DISPONIBLES SOUS FORME

DE CIRCUITS INTEGRES.
Les bascules D et JK de structure MATRE

ESCLAVE que nous avons examines sont qualifies
dans les catalogues des constructeurs par le
terme edge triggered, c'est--dire dclenchement par front. Les bascules synchrones qui
[50]
commutent sur le front positif du signal

d'horloge
sont
appeles
positive
edge
triggered, tandis que celles qui commutent sur
le front ngatif sont appeles ngative edge
triggered.
Dans
bascules
ce qui suit nous prsenterons les

synchrones les plus utilises en
pratique, tout d'abord celles ralises en

technologie TTL standard ou TTL-LS, puis celles
ralises en technologie C.MOS.
IV.1. BASCULES
SYNCHRONES EN TECHNOLOGIE
TTL.
IV.1.1. BASCULES D.
Le circuit intgr SN 7474 (voir Annexe)
contient 2 bascules D positive edge triggered
indpendantes. La table de vrit de chaque
bascule D est donne la fig.52.
Fig.52. Table de vrit de D

du circuit SN 7474.
[51]
Le circuit intgr 74174 contient, quant

lui, six bascules D positive edge triggered.
Les entres CLOCK et CLEAR sont communes aux six
bascules. Chacune des bascules ne possde qu'une
seule sortie Q. Le brochage de ce circuit est
prsent dans l'annexe. La table de vrit de
chaque bascule D de ce circuit est donne la
fig.53.
Fig.53. Table de vrit de D

du circuit SN 74174.
Le circuit intgr 74175 renferme quatre
bascules D positive edge triggered. Les
entres CLOCK et CLEAR sont communes aux quatre
bascules et chacune d'elles possde deux sorties
.
La table de vrit de chaque bascule D de ce
circuit est la mme que celle de la Fig.53.
Le circuit intgr 7475 renferme quatre
bascules D LATCH (voir annexe pour le brochage
du circuit). Les entres EN1
et EN2 sont les
[52]
entres de validation des bascules. Lorsqu'elles

sont
au
niveau
HAUT
les
bascules
sont
transparentes et leurs sorties recopient les
tats de leurs entres. Lorsque l'entre de
validation (EN) passe de 1 0 la sortie est
verrouille sur le dernier tat apparaissant sur
D. La table de vrit de ce circuit est donne
par la fig.54.
Fig.54. Table de vrit de chaque

bascule D Latch du circuit SN7475.
IV.1.2 BASCULES J-K.
Le circuit intgr 74LS73 contient deux
bascules JK ngative edge triggered avec
entre de remise zro. Le brochage de ce
circuit est donn en annexe. La fig.55 donne la
table de vrit de chaque bascule JK de ce
circuit.
[53]

bascule J-K du circuit SN74LS73.
Le circuit intgr 74LS76 contient deux
bascules JK ngative edge triggered avec
PRESET et CLEAR. Le schma de brochage est donn
en annexe et La table de vrit de chaque
bascule JK est reporte la fig.56.

bascule J-K du circuit SN7476
[54]
IV.2. BASCULES
SYNCHRONES EN TECHNOLOGIE
C.MOS
IV.2.1 BASCULES D.
Le
circuit
intgr
bascules D positive
entres de remise 0
brochage est donn en
vrit de chaque bascule
CD4013
edge
et de
annexe
par la
renferme
deux
triggered avec
remise 1. Son
et la table de
fig.57.

bascule J-K du circuit CD4013.
Le circuit intgr CD40174 est la
version C.MOS du circuit intgr TTL 74174. Il
est compatible broche broche avec celui-ci et
possde la mme table de vrit.
Il
en
est
de
mme
intgr CD40175 qui est la

circuit intgr TTL 74175.
[55]
pour
le
version
circuit
C.MOS
du
IV.2.2. BASCULES JK
Le circuit intgr CD4027 est une double
bascule JK positive edge triggered avec
entres de remise 0 et de remise 1. Le
brochage de ce circuit est donn en annexe et La
table de vrit de chaque bascule par la fig.58.

bascule J-K du circuit CD4013.
Nous en avons termin avec l'examen des
bascules synchrones. Nous allons prsenter,
maintenant,
quelques
applications
de
ces
bascules.
[56]
V. APPLICATIONS DES BASCULES.

V.1. GENERALITES.
Ce
chapitre
sera
consacr
l'analyse
de
circuits raliss l'aide de bascules. Il ne

s'agit pas, ici, de concevoir des circuits
squentiels faisant appel des bascules. Ceci
nous l'avons, amplement, dtaill dans le livre
intitul
"SYSTEMES LOGIQUES SEQUENTIELS" du
mme auteur. Ce que nous allons voir c'est le
cot analytique. Nous analyserons des circuits,
utilisant des bascules J-K ou D, qui ralisent
la fonction de compteur, de registre, de
gnrateur de squence ou de codage numrique.
Tout ceci sera vu travers des exercices bien
choisis. Dans ce qui suit nous prsenterons,
tout
d'abord,
des
montages
particuliers
utilisant des bascules individuelles puis nous
progresserons vers les montages plus complexes.
Il
est
important
de
signaler
que
la
rsolution des exercices, relatifs lanalyse
de circuits comportant des bascules, repose
essentiellement sur la connaissance parfaite du
fonctionnement individuel de chaque bascule.
Pour mener, bien, lanalyse dun circuit
comportant des bascules (J-K,D ou T), il est
impratif de:
[57]
1-Faire la diffrence entre les entres et les

sorties dune bascule.
2-Faire
la
diffrence
entre
les
entres
synchrones et les entres asynchrones.
3-Connatre
le
asynchrones.
niveau
actif
des
entres
4-Connatre la transition qui agit sur lentre

horloge.
5-Connatre la table de vrit de la bascule
utilise.
6-Faire la diffrence entre une transition et un
niveau logique.
Une fois ces considrations bien matrises,
on peut se venter de rsoudre nimporte quel
exercise traitant de lanalyse de circuits
comportant des bascules.
[58]
V.2. CAS
PARTICULIERS.
Soient les circuits des figures 1 6. Donner les chronogrammes de chacun de

ces circuits.
Solution.
Pour
ces
exercices
vous
remarquer
que
Preset(PR.) et Clear(Clr.) sont actives au niveau
bas. Comme elles sont relies Vcc, elles sont
donc dsactives. Donc Q+=D chaque front
descendant de Clk. Cest ce que vous devez
obtenir pour chaque cas considr.
[59]
V.3.ANALYSE
Exercice N1.
FONCTIONNELLE DE QUELQUES CIRCUITS SEQUENTIELS
On donne le circuit de la fig.1.1, constitu de trois bascules J-K

interconnectes la manire indique par la figure.
1) Complter les chronogrammes de ce circuit donn par la fig.1.2.
2) Complter le tableau de la fig.1.3. En sappuyant sur les rsultats des
chronogrammes.
3) Quelle est la fonction du circuit donn ?
Fig.1.1
Fig.1.2
Fig.1.3
[60]
Exercice N2.
2) Complter le tableau de la fig.2.3.en sappuyant sur les rsultats des
chronogrammes.
Fig.2.1
Fig.2.2
Fig.2.3
[61]
Exercice N3.
2) Complter le tableau de la fig.3.3.en sappuyant sur les rsultats des
chronogrammes.
Fig.3.1.
Fig.3.2.
Fig.3.3.
[62]
Exercice N4.
Soient les registres des fig.4.1 et 4.2. Etudier leur fonctionnement, lorsquon
applique trois impulsions d'horloge et l'information applique sur l'entre E est :
E3E2E1. Que ralisent ces deux circuits?
On voudrait raliser un circuit commun ces deux registres. Pour cela on
dispose dune variable logique x qui ralise le fonctionnement suivant : Lorsque
x=0, on a un dcalage droit et Lorsque x=1, on a un dcalage gauche.
1) Ecrire les conditions sur les entres Di des bascules du dcalage droit.
2) Ecrire les conditions sur les entres Di des bascules du dcalage gauche.
3) Ecrire les expressions globales des entres Di des bascules.
4) Reprsenter le logigramme qui en dcoule.
Q2
Q1
E=E3E2E1
D3 Q3
D2 Q2
D1 Q1
Q3
Ck
Fig.4.1 Registre decalage droit.

Q3
Q2
Q1
Q1 D1
Q2 D2
E= E3E2E1
Q3 D3
Ck
Fig.4.2.Registre decalage gauche.
Exercice N5. Gnrateur pseudo-alatoire.

On donne un gnrateur de squence alatoire (fig.5.1.)
[63]
D1 Q1
D2 Q2
D3 Q3
D4 Q4
Ck
Fig.5.1.Gnrateur pseudo-alatoire.
1) Ecrire les expressions logiques des entres Di des diffrentes bascules.

2) Dterminer la squence gnre lorsquon applique des impulsions sur Ck. Les
rsultats seront disposs la manire indique par la fig.5.2.
3) Le signal gnr par la sortie Q4 est convolu avec le signal dhorloge Ck pour
obtenir un signal cod S=Ck
Q4 . Reprsenter les chronogrammes de ces trois
signaux. On voudrait rcuprer le signal Ck partir de S comment doit-on-sy
prendre ?
Q1 Q2 Q3 Q4
Nombre
dcimale
Ck
D1 D2 D3 D4
? ? ? ?
? ? ? ?
? ?
Fig.5.2.
Exercice N.6. Dtecteur de front dune impulsion.
On donne deux bascules D, montes suivant le schma de la fig.6.1.
[64]
1) Donnez la signification des entres Ck, Preset et Clear. Dites pour quelles
transitions (front montant ou descendant) ou niveau de tension, ces entres sont
actives?
2) En considrant l'tat initial Q1=Q2=0. Complter les chronogrammes de la
fig.6.2, en reprsentant les diffrents niveaux de Q1, Q2, DS et FS.
Vcc
D1 Pr Clr Q1
Ck1
D2
Pr Clr
Ck2
Q2
Q
FS
DS
Ck
Fig.6.1
D
Ck
Q1
Q2
DS
FS
Fig.6.2
Exercice N7. Dtecteur de sens de rotation.

On donne deux bascules J-K interconnectes la manire indique la
fig.7.1. Les entres horloges Ck1 et Ck2 sont attaques par deux signaux logiques
dphass de .
1) Reprsentez les chronogrammes de Ck1, Ck2, J1, J2, Clr1, Clr2, Q1 et Q2 lorsque
Ck1 est en avance sur Ck2.
[65]
2) Mme question si Ck1 est en retard sur Ck2.

3) Mme question si =0. Proposer une application ce circuit?
Pr Q1
J1
Ck
Q 1 Clr
1
K1
Clr2 Q 2
J2
Q2
Ck 2
Pr
K2
Vcc
Fig.7.1
Exercice N8. Analyse des registres CSR (Cyclic Shist Register).
On donne le registre dcalage de la fig.8.1, constitu de bascules D .
Fig.8.1
1) Que reprsentent yi et Yi pour la bascule dordre i ?
2) On suppose quinitialement les bascules sont zro. Que se passe-t-il lorsquon
applique des impulsions dhorloge sur lentre Clk ?
3) On initialise y0 1 . Quel est ltat du registre aprs deux impulsions ?
4) Ecrire les quations des tats futurs Yi en fonctions des tats prsents yi (i= 0,
1,2).
5) Ecrire ces quations sous forme matricielle suivante : Y = A.y. La matrice A
est la matrice caractristique du systme, y est le vecteur dtat prsent et Y est le
vecteur dtat futur.
[66]
6) Montrez que si ltat initial du registre est y alors les tats futurs successifs
sont Ay, A2y, A3y etc. Quel est, dans ce cas, ltat du registre la sixime
impulsion si :
y=
y0
y1
y2
1
0
0
7) Dterminer la matrice caractristique dun CSR de 4, puis 5 bascules. En

dduire la forme gnrale de la matrice A pur un CSR de n bascules.
NB : Par dfinition le polynme caractristique de la matrice A est : F(x) = det[A
-xI] , o I est la matrice unitaire . Calculer F(x).
Exercice N9. Etude matricielle des registres raction.
On donne le registre dcalage raction de la fig.9.1
Clk
d0
y0
d1
y1
d2
y2
Fig.9.1
1) Ecrire les quations des tats futurs Yi en fonctions des tats prsents yi ( i= 0,
2) Ecrire ces quations sous forme matricielle suivante : Y = T.y.
[67]
3) Montrez que si ltat initial du registre est y alors les tats futurs successifs
sont Ty, T2y, T3y etc. Quel est, dans ce cas, ltat du registre la dixime impulsion
si :
y0
0
y
y = y1 =
2
0
1
NB : dfinition le polynme caractristique de la matrice T est : F(x) = det[T-xI] ,

o I est la matrice unitaire . Calculer F(x).
Exercice N10. Registre dcalage.
On donne le circuit de la fig.10.1, reprsentant trois bascules
interconnectes entres-elles.
Fig. 10.1
1) On suppose qu'initialement
Reprsentez les
chronogrammes de
pour 10 impulsions de Ck.. Quels sont les
quivalents dcimaux des nombres binaires
obtenus?
2) On voudrait obtenir la suite des chiffres suivants 5, 1, 3, 2, 6, 4, 5, 1, 3,
etc. Quelles modifications doit-on raliser pour y parvenir? Reprsenter les
chronogrammes des sorties et dterminer les diffrents dphasages entre les
signaux.
******************************************************
Exercice N11. Registre dcalage.(sans solution).
[68]
Un registre dcalage est constitu de N bascules D mises en srie de la

manire indique sur la fig11.1 ; dans ce cas, le registre comporte 4 bascules,
toutes relies une horloge commune H qui bat rgulirement.
Note : dans tout lexercice, on considrera que la frquence dhorloge est
suffisamment basse pour ngliger tous les temps de propagation.
Fig.11.1.
On a accs lentre E, la sortie S et au mot de 4 bit "interne" Q=Q4Q3Q2Q1. A
tout instant, ltat du registre est dtermin par la valeur du mot Q ; on passe
dun tat un tat suivant chaque coup dhorloge. Par exemple, de Q=0110, on
passe 0011 (si E=0) ou 1011 (si E=1).
On part de ltat Q=1011, et on demande de donner la liste des 5 tats
suivants dans les 4 cas a), b), c) et d) indiqus ci-dessous. Donner la valeur
dcimale correspondante chacun des tats obtenus, selon quon linterprte
comme un entier non sign (de 0 16) ou comme un entier sign (de -8 +7).
a) lorsque E=0, b) lorsque E=1, c) lorsque E=Q3, d) lorsque E=S.
Au bout de ces 5 tats, quelle est la priodicit observe dans les valeurs
successives de Q dans chacun des cas ?
On part toujours de Q=1011, mais cette fois-ci on cble
[69]
. Faire le schma logique du montage. Donner la srie

des tats obtenus. Montrer quau bout dun certain nombre dtats (combien ?), il
ne reste plus quun seul "1" qui "tourne" dans le registre. Porter alors sur un
diagramme les signaux H et S. Quelle fonction S(H) ralise le registre ?
Quelle serait la fonction ralise si le registre comportait 5 bascules ? Donner
une application possible dun tel montage.
Exercice N12. Train d'impulsions
On considre le montage de la fig.12.1. Les deux interrupteurs Start et stop
sont des poussoirs qui permettent de mettre temporairement 0 les entres A et B
sur les deux portes NAND . La sortie de la porte NAND du haut (No 1) est
relie l'entre d'une bascule D dont toutes les autres entres sont cbles de telle
sorte que la bascule fonctionne librement (preset et clear dsactives).
1. Quelles sont les valeurs de A et B lorsque le systme est au repos (aucun
poussoir appuy) ? A quoi servent les deux rsistances de 1 kOhm ?
2. Montrer qu'alors les tats D=0 et D=1 sont galement possibles.
Fig.12.1
[70]
3. Indpendamment de l'tat de D au dpart, quelle valeur se retrouve cette

variable si on actionne (on appuie puis on relche) le poussoir Start (sans
toucher stop) ? Le poussoir stop (idem, on appuie puis on relche, sans
toucher Start) ?
4. Que se passe t-il si on appuie d'abord sur Start, puis en gardant Start
appuy, on appuie sur stop ? Expliquer.
Dans la suite, on suppose qu'on part d'un tat o D=0 (plusieurs priodes
d'horloge se succdent), et on appuie successivement sur Start puis sur stop (on
ne garde jamais les deux poussoirs appuys en mme temps).
5. Expliquer le fonctionnement du montage en dcrivant les transitions de D,
Q et S. On utilisera soigneusement les notations de la figure ci-dessus, puis
reprsenter les chronogrammes en indiquant la forme des signaux D, Q et de
sortie S. Les deux impulsions Start et stop seront indiques, ainsi que l'horloge
H pour servir de point de repre. On ne prendra pas en compte les temps de
monte et de descente des signaux mais on indiquera prcisment les influences
de dclenchement des transitions les unes sur les autres.
6. Expliquer comment le systme synchronise les commandes Start et stop avec
l'horloge.
[71]
Solution de lexercice N .1.

Soit le circuit de la fig.S1.1.
fig.S1.1.
1) En se refrant au circuit de la
fig.S1.1, il est facile de constater quil
sagit
dun
gnrateur
dtat
asynchrone
puisque la sortie de Q1 est lhorloge de Ck2 et
Q2 celle de Ck3. Seule la bascule 1 est
attaque par lhorloge externe Clk. Ceci nous
conduit au rsultat suivant:
La premire bascule va commuter chaque
front descendant de Clk(prsence du petit
cercle), la seconde sur le front descendant de
Q1 et la troisime sur le front descendant de
Q2. Les chronogrammes relatifs ce que nous
venons de dire sont donns par la fig.S1.2.
[72]
Fig.S1.2.
2)
En
crivant
nombres
binaires
les
quivalents
reprsents
par
dcimaux
les
sorties
Q3Q2Q1, on obtient le tableau de la fig.S1.3.
fig.S1.3.
[73]
des

Etant
donn
le
circuit
de
la
fig.S6.1.
reprsentant deux bascule "D" interconnectes

entre elles en cascade.
Fig.S6.1
1) Les entres Ck1 et Ck2 sont les entres de

commande Horloge. Elles sont actives au front
montant car chacune d'elle ne possde pas de
petit cercle. Pr1, Pr2, Clr1 et Clr2 sont les
entres
asynchrones
des
bascules
"D".
Elles
sont actives au niveau "Bas". Dans le montage

propos, elles sont dsactives.
2) Chronogrammes
Nous allons tracer les chronogrammes des

variables
commenterons
,
les
rsultats
ensuite
nous
obtenus.
Nous
supposerons que l'tat initial est
[74]
comme
c'est
fig.S6.2
indiqu
montre
par
les
les
hypothses.
fluctuations
La
des
diffrentes variables et fonctions.
Fig.S6.2.
Commentaires:
Lorsque l'entre "D1 est "0", les sorties
des bascules sont "0" quelque soit l'tat de
Ck. Il en est de mme pour les sorties "FS" et
"DS". Lorsque "D1" apparat (passe de "0"
"1"), la sortie "DS" se met "1" pendant le
premier
et
le
deuxime
front
montant
de
l'impulsion d'horloge puis revient "0" et y

demeure quelque soit Ck. Lorsque "D1" disparat
(passage de "1" "0"), la sortie "FS" se met
"1" pendant les deux fronts montants suivants
de Ck puis revient "0" et y demeure quelque
soit Ck. Ce petit montage peut tre utilis
comme dtecteur des fronts d'une impulsion.
[75]
Solution de lexercice N .7
Soient
les
bascules
J-K
de
la
fig.S7.1
interconnectes la manire indiques par le

schma o les entres horloges sont attaques
par des signaux dphass de
Fig.S7.1.
1)
Nous allons considrer que Ck1 est attaque
par un signal en avance sur Ck2 d'un angle

Les
chronogrammes
de
sont donns par la fig.S7.2.
[76]
2)
Nous
allons
considrer
que
Ck1
est
attaque, maintenant, par un signal en retard

sur
Ck2
d'un
angle
Les
sont
chronogrammes
donns
par
de
la
fig.S7.3.
3)
Dans le cas o Ck1 et Ck2 sont en phase Les
chronogrammes de
sont
donns par la fig.S7.4.
[77]
Commentaires: On remarque, d'aprs les trois

chronogrammes, que:
lorsque Ck1 est en avance sur Ck2, la sortie
Q1 gnre des impulsions dont la dure active
est gale " .
lorsque Ck1 est en retard sur Ck2, la sortie
Q2 gnre des impulsions dont la dure active
est gale " .
lorsque Ck1 est Ck2 sont en phase, les deux
sorties sont "0".
Ce
dans
la
circuit
peut
dtection,
trouver
par
une
exemple,
application
de
sens
de
rotation d'un lment tournant tel que: moteur,

pice tournante, etc.
[78]

Soit le registre dcalage de la fig.S8.1.
Fig.S8.1
1)
Pour
la
reprsentent,
bascule
dordre
respectivement,
i,
yi
ltat
et
Yi
interne
prsent et ltat interne futur.

2) Si les bascules sont, initialement, 0,
le fait dappliquer des impulsions dhorloge
sur lentre Clk ne change rien quant aux tats
des trois bascules.
3) Si
, ltat du registre, aprs deux
impulsions de Clk, est 010 . Seule la

bascule
est 1 les autres sont 0.
4) Equations des tats futurs Yi en fonctions

des tats prsents yi.
On
pour
les
trois
bascules
les
trois
quations suivantes:
(Daprs lquation dela bascule D:
Q+=D)
[79]
5)Ecriture
matricielle
des
quations
prc-
dentes.
Les quations ci-dessus peuvent se mettre
sous la forme:
Que lon peut crire, galement, sous forme

matricielle suivante:
Ou sous forme contracte suivante:
reprsente
registre,
la
matrice
caractristique
l'tat futur du registre et
du
son
tat prsent. La relation prcdente signifie

tout simplement que:
[80]
Pour dterminer l'tat futur du registre, il

faut multiplier son tat prsent par sa matrice
caractristique.
6)
Supposons
que
est
l'tat
initial du registre, alors les tats successifs

du registre chaque impulsion d'horloge sont
les suivants:
et la nime impulsion l'tat du registre est:
Pour connatre l'tat du registre la 6

sixime
T
impulsion,
,
Calculons
si
l'tat
il faut calculer
[81]
initial
, puis valuer:
Evaluons
Ce qui veut dire que la bascule
est "1"
et les deux autres sont "0".

7) Calcul du polynme caractristique: F(x) =
det[T-xI].
On peut remarquer que dans le cas de la

somme
mod(2)
que:
1=-1,
en
effet
1 1=1+1=0
implique: 1=-1.
F(x) est appel POLYNOME CARACTERISTIQUE OU
POLYNOME GENERATEUR.
[82]

Soit le registre dcalage de la fig.S9.1.
Clk
d0
y0
d1
d2
y1
y2
Fig.S9.1.
1) Equations des tats futurs Yi en fonctions

des tats prsents yi.
On
pour
les
trois
bascules
les
trois
quations suivantes:
; ici le signe "+"
reprsente la
somme modulo 2.
2)Ecriture matricielle des quations prcdentes.

Les quations ci-dessus peuvent se mettre
sous la forme:
[83]
Que lon peut crire, galement, sous forme

matricielle suivante:
Ou sous forme contracte suivante:
reprsente
registre,
la
matrice
caractristique
l'tat futur du registre et
du
son
tat prsent. La relation prcdente signifie

tout simplement que:
Pour dterminer l'tat futur du registre, il
faut multiplier son tat prsent par sa matrice
caractristique.
3)
Supposons
que
est
l'tat
initial du registre, alors les tats successifs

du registre chaque impulsion d'horloge sont
les suivants:
et la nime impulsion l'tat du registre est:
[84]
Pour
sixime
T
connatre
impulsion,
,
si
du
l'tat
il faut calculer
Calculons
Evaluons
l'tat
registre
la
initial
, puis valuer:
Ce qui veut dire que la bascule
est "0"
les deux autres sont "1".

4) Calcul du polynme caractristique: F(x) =
det[T-xI].
[85]
******************************************************
Etant donn le circuit de la fig.S10.1
reprsentant des bascules "D" connectes en
cascade.
Fig.S10.1.
1) Les entres asynchrones Preset et Clear
sont dsactives (c'est--dire quelles sont
+5 Volts. Pour ne pas surcharger le schma la
liaison de Preset et Clear Vcc a t
volontairement omise). Dans ces conditions les
bascules "D" vont recopier leurs entres
chaque front descendant de Ck (prsence du
petit cercle). Les chronogrammes des sorties
[86]
sont donnes
l'tat initial
par
la
.
fig.S10.2.
avec
Fig.S10.2
Les
quivalents
dcimaux
des
nombres
binaires
obtenus sont:2, 6, 4, 5, 1, 3,
2, etc. C'est une squence pseudo-alatoire.
Elle gnre une squence de six tats de faon
priodique.
2) Pour gnrer la squence: 5, 1, 3, 2, 6, 4,
5, Il suffit que l'tat initial par lequel le
systme doit commencer est le chiffre 5. Pour
ce faire on doit imposer, la mise sous
tension du circuit, l'tat 5(101). C'est--dire
mettre les bascules "C", "B" et "A" "1". Et,
ceci ne peut se faire que par des circuits "RC" connects aux entres asynchrones Preset et
Clear comme l'indique la fig.S10.3.
[87]
Les chronogrammes, dans ce cas particulier,

sont donns par la fig.S10.4. Le dphasage
entre ces trois signaux est de 2
(120).
Fig.S10.4
[88]
Solution de lexercice N .12

Soit le circuit de la Fig.S12.1.
Fig.S12.1.
1) Lorsque
appuys
Start et stop
ne sont pas
les points A et B se trouvent isols de
la masse et, par consquent, ils se trouvent au

potentiel 5 Volts grce aux rsistances de 1K,
cest--dire au niveau logique 1. Labsence de
ces rsistances laisse les entres A et B, des
portes NAND 1 et 2, flottantes. Les potentiels
apparaissant sur ces entres sont alatoires et
les
tats
logiques
correspondants
sont
indtermins y compris celui de la sortie de la

bascule.
2) Le circuit prsent par les deux portes
NAND retro-couples est celui dune bascule R-S
dont les entres Set et Reset sont reprsentes
[89]
par
les
variables
et
B.
Le
fait
que
les
entres A et B sont au niveau HAUT laisse la

sortie de la bascule dans son tat antrieur
(Statu
Quo).
niveau
BAS,
Par
par
consquent
en
lintermdiaire
imposant
de
Start
un
et
Stop, aux variables A (set) et B (Reset) permet

dimposer un niveau HAUT ou BAS la sortie D de
la bascule.
3)
La
quelconque,
sortie
si
nous
tant
appuyons
sur
un
niveau
Start
la
variable A va se trouver la masse et la sortie

D se met 1; cest la mise 1 de la bascule
(En effet
). Si nous relchons
le bouton Start, la variable A reprend ltat

1 et la sortie
garde son tat antrieur;
cest--dire 1. En appuyons sur Stop cest la

variable B qui va se trouver la masse, la
sortie
se met 1; cest la mise zro de
la bascule (En effet
). Ltat
de D en conjonction avec ltat de A va imposer

un 0 la sortie
4)
En
appuyant
.
sur
Start
puis
sur
Stop,
indpendamment dun quelconque ordre, les deux

portes NAND voient une de leur entre la masse
pour la porte 1 et
[90]
pour la porte 2)
donc les sorties

les
deux,
vont se mettre, toutes
1.
La
bascule
R-S
perd
ses
proprits car la sortie normale et la sortie

complmente ont les mmes valeurs. Cest cette
combinaison
quil
faudra
interdire,
par
la
suite, lorsquon manipule Start et stop.

5) Fonctionnement du montage prsent dans les
noncs.
Supposons, quinitialement, la bascule est
0
et que son entre
est,
galement,
0. Comme la bascule reoit constamment des

impulsions dHorloge, elle va ragir chaque
front
descendant
cercle lentre
, la sortie
tant que
de
(prsence
dun
petit
de la bascule) et, comme

va rester constamment 0
. Et, par consquent,
quelque
soit H.
Lorsquon appuie sur Start,
passe 1.
Au front montant de la premire impulsion de
il ne se passe rien. Cest au front descendant

de la premire impulsion que la sortie
bascule
va
se
positionner
sur
la
de la
valeur
ouvrant, ainsi, la porte NAND de sortie laissant

passer les impulsions dhorloge
. Lappuie sur
Stop repositionne la bascule 0, la porte
[91]
NAND
est
ferme
et
les
impulsions
cessent dapparatre en sortie
dhorloge
. la fig.S12.2.
donne les chronogrammes des diffrentes sorties

en fonction de leurs entres.
6)
En
se
rfrant
aux
chronogrammes
de
la
figure prcdente, on peut remarquer que lorsque

la porte NAND de sortie est attaque directement
par la sortie certaines impulsions seront
tronques
lorsque
En
effet
la
dure
pendant laquelle D prend la valeur 1 nest pas

un multiple de lhorloge (surtout quand lappuie
sur Start ou Stop seffectue au milieu de
donc la sortie de S il y aura des impulsions

de priode gale celle de
mais il y aura,
galement, des impulsions de priode infrieure

(voir fig.S12.2
sortie S). Par contre lorsque
la porte NAND est attaque, non pas par

par sa sortie
, on voit clairement que la dure
pendant laquelle
multiple de
, mais
prend la valeur 1 est un
. Donc toutes les impulsions de
sortie seront de priode gale (voir fig.S12.2.

sortie S). On voit bien ici limportance de la
synchronisation
du
signal
bascule R-S par une bascule
[92]
de
.
sortie
de
la
Fig.S12.2.
[93]
V.4. REGISTRES.
V.4.1.GENERALITES.
Le
registre
application
numrique
dcalage
foison
de
dans
trouve
la
son
transmission
linformation.
Outre
son
application comme lment mmoire, Il peut tre

utilis pour le codage, le dcodage ou comme
gnrateur
pseudo-alatoire.
Ces
diffrents
circuits sont raliss au tour de registres

dcalage
que
nous
allons
prsenter
dans
les
paragraphes suivants.
V.4.2. REGISTRES
DCALAGE.
V.4.2.1. INTRODUCTION.
Le
rle
d'un
registre
est
de
conserver
momentanment en mmoire des donnes binaires

puis de les restituer. Les informations binaires
sont transmises dans les registres soit par les
entres parallles, soit par les entres sries
(entre srie gauche ou entre srie droite).
Ces
informations
sont,
ensuite,
lues
par
les
sorties parallles ou la sortie srie.

Un registre, comme toute mmoire, se compose
de cellules bistables (ou bascules). Le contenu
d'un registre dcalage peut tre dcal vers
[94]
la droite ou vers la gauche (Rappelons qu'en

base 2 un dcalage vers la droite reprsente une
division par 2, tandis qu'un dcalage vers la
gauche correspond une multiplication par 2).
Le stockage d'une information binaire de 4
bits,
par
exemple,
ncessite
bascules.
chaque commande, ce mot de 4 bits sera dcal,

soit vers la droite, soit vers la gauche.
V.4.2.2.TYPES
On
PRINCIPAUX DE REGISTRES.
distingue
cinq
types
de
registre,
savoir:
Registres entre srie et sortie srie.
Registres entre srie et sorties
parallles.
Registres entres parallles et sortie
srie.
Registres entres parallles et sorties
parallles
Registres universels (registres entres
srie ou parallles et sorties srie ou
parallles.
Les registres utiliss dans le codage et le
dcodage sont du type entre srie et sortie
srie. Par la suite nous ntudierons que ce
type de registre.
[95]
V.4.2.3.REGISTRES
A ENTREE SERIE ET SORTIE SERIE.
Le circuit dun tel registre est donn par

la
fig.13
Les
informations
sries
sont
introduites par lentre E.S.G. (Entre Srie

Gauche) et rcupres par la sortie srie
de la
dernire bascule de droite.

E.S.G
.
DA
QA
DB
QB
DC
QC
C
DD
QD
SORTIE
CK.
Fig.13. Registre dcalage entre srie / sortie srie

QA Qralis
B QC QD
laide de bascule D.
Les
informations
vers la droite
sont
dcales
dun
cran
chaque impulsion dhorloge
(fig.14).
A B C D
X1011
X101
0 0 0 0
Etape.1
Les 4 bascules sont initialises zro.
1 0 0 0
Etape 2
1ier dcalage dun cran vers la droite
1 1 0 0
Etape 3 : 2ime dcalage dun cran vers la droite
0 1 1 0
1 0 1 1
X 1 0 1
Etape 6 : 5ime dcalage dun cran vers la droite.

Le bit de poids 20 est perdu.
X 10
X1
X
Fig.14. Fonctionnement du registre

dcalage entre srie/sortie srie.
[96]
Au dpart, les quatre cellules doivent tre

vides par une remise zro. (Etape 1) Fig.14.
A
la
premire
premire
commande,
information
dans
on
la
introduit
bascule
la
de
gauche (Etape 2). La deuxime commande produit

le
dcalage
contenue
vers
dans
la
la
droite
bascule
et
A
l'information
de
gauche
est
transfre dans la cellule de droite (Bascule

B).
En
mme
temps
la
bascule
reoit
l'information prsente l'entre (Etape 3).

A
chaque
dcalage
se
nouvelle
impulsion
poursuit.
Aprs
d'horloge,
la
le
quatrime
impulsion de commande, le mot de quatre bits est

enregistr dans le registre, (Etape 5). Si une
nouvelle commande est effectue, le premier bit
(poids 20) sortira. (Etape 6).
On peut aussi boucler un registre en reliant
sa sortie son entre. On obtient ainsi un
registre dcalage sans perte dinformations
appel, en loccurrence registre en anneau.
Remarque: Le registre qui dcale son contenu
de la droite vers la gauche peut tre obtenu du
prcdent en inversant les diffrentes bascules.
[97]
V.4.2.4.REGISTRES
Les
A ENTREE SERIE ET SORTIES PARALLELES.
donnes
prsentes
sur
l'entre
srie
sont valides, chaque coup d'horloge (front

descendant)
et
apparatront
sur
les
sorties
parallles (QA, QB, QC, QD) aprs 4 impulsions

d'horloge (entre Ck) Fig.15. La commande RAZ,
qui napparat pas sur le schma, remet toutes
les
donnes
du
registre
au
niveau
zro
lorsquelle est active.

QB
QA
E.S.G
.
DA
QA
DB
QB
QC
DC
QC
QD
DD
QD
D
CK.
Fig.15.Registre dcalage entre

srie/sorties parallles.
V.4.2.5.REGISTRES A ENTREES ET SORTIES PARALLELES.
La Fig.16 reprsente le schma synoptique
dun
registre
bits
entres
et
sorties
parallles, utilisant quatre bascules de type D.

Une impulsion d'horloge valide et enregistre les
entres
prsentes
sur
l'entre
parallle
apparatront sur les sorties parallles.
[98]
qui
QA
DB
QBB
DA
QAA
QD
QC
QB
DC
QCC
DD
QD D
CK.
C
Fig.16. Registre dcalage entres

parallles/sorties parallles.
N.B.
Le
registre
dcalage
entres
parallles et sortie srie peut tre obtenu

partir
du
prcdent
en
liminant
laccs
aux
sorties QA, QB et QC.

V.4.3. REGISTRES
A DECALAGE A REACTION.
V.4.3.1. INTRODUCTION.
Le registre dcalage raction est un
circuit squentiel linaire, pouvant fonctionner
dune manire autonome, cest--dire sans signal
appliqu de lextrieur, mais seulement avec un
signal
de
raction.
Un
tel
registre
est
reprsent schmatiquement sur la fig.17. Les

connexions
du
coefficients
du
registre
polynme
sont
conformes
aux
caractristique
(ou
polynme gnrateur voir solution de lexercice

N9 page 83) :
[99]
g(x)= g0 + g1 x + g2 x2 +.+ gm-1 xm-1 + xm.

ym-1
Cm-1
gm=1
y1
ym-2
Cm-2
g m-1
..
C0
C1
g2
g m-2
y0
g0=1
g1
fig.17. Schma-bloc dun registre dcalage raction.

En notant par yi ltat de la bascule i
linstant t et par Yi son tat linstant t+1,
il est facile dcrire les relations qui relient
les tats futurs (Y) aux tats prsents (y) du
registre. En effet:
Y0 = y1 = 0.y0 + 1.y1 + 0.y2 + + 0.ym-1
Y1 = y2 = 0.y0 + 0.y1 + 1.y2++ 0.ym-1
.
Yi = yi+1 = 0.y0 + 0.y1 + 0.y2+..+ 1.yi+1 + 0.ym-1

.
Ym-2 = ym-1 = 0.y0 + 0.y1 + 0.y2 ++ 1.ym-2 + 0.ym1
Ym-1 = g0.y0 + g1.y1 + g2.y2 ++ gm-1.ym-1

On peut crire les quations prcdentes
sous forme matricielle comme suit:
[100]
Y = T.y
O:
Y:
reprsente
le
vecteur
d'tat
interne
vecteur
d'tat
interne
futur du systme.
y:
reprsente
le
prsent du systme.
T: reprsente la matrice d'tat du systme;
elle reprsente les volutions futurs du
systme.
Les coefficients g0, g1, g2, g3,.gm-1 sont
choisis gaux 0(liaison ouverte) ou 1(liaison
ferme) et les oprations sont effectues dans
larithmtique modulo 2 (rsultats gaux 0 ou
1).
Si ltat initial du systme est y0, alors
les tats successifs seront Ty0, T2y0, T3y0,Tny0
= y0. Aprs un certain nombre dtat le registre
revient ltat initial. Le fait quil possde
m cellules, il peut gnrer 2m-1 tats non nuls
en un seul cycle ou plusieurs. Le nombre n est
[101]
la priode du systme. Elle est lie au polynme

caractristique de T. Cherchons ce polynme en
calculant
le
dterminant
de
[T-xI]
(o
reprsente la matrice unit):

P(x) = det[T-xI]
Calculons [T-xI]:
1 0 0 0 0
x 0 0 0 0
0 1 0 0 0
0 0 1 0 0
0 x 0 0 0
0 0 x 0 0
; x.I

0 0 0 0 1
-x
0
T-xI=

0 0 0 0 x
0..0
-x
0.0
0 0 0 0 ..-x1
g0
g1 g2 g3 .gm-1-x
En dveloppant on obtient :
P(x)= det[T-xI]= g0 + g1 x + g2x2 ++ gm-1xm-1 +
xm
[102]
Autrement dit le polynme caractristique de

la matrice T est le polynme gnrateur g(x). Il
dtermine de faon unique le registre dcalage
raction.
Le nombre maximum d'tats imaginables d'un
registre m bits vaut K = 2m ; c'est--dire le
nombre de combinaisons de m bits. Cependant, la
combinaison de tous les bits zro bloquerait
le circuit, du fait que la fonction OU exclusif
renverrait continuellement un zro l'entre.
Il en rsulte que la squence la plus longue
qu'on puisse fabriquer sur le schma est 2m-1.
On peut donc former "des squences de dcalage
de
longueur
maximale"
l'aide
du
choix
du
polynme caractristique du systme.

Lorsque
le
polynme
est
choisi
parmi
les
polynmes primitifs, la priodicit du systme

est maximale et cette dernire vaut:
n = 2m-1
Le tableau I prsente une liste de polynmes

primitifs dordre 2 33 facilement utilisable
pour la concrtisation de ce type de registre
dcalage raction.
[103]
Ordre
Priode
g(x)
2m-1
x2 +x +1
x3 +x +1
15
x4 +x +1
31
x5 +x2 +1
63
x6 +x +1
127
x7 +x3 +1
511
x9 +x4 +1
10
1023
x10 +x3 +1
11
2047
x11 +x2 +1
15
32767
x15 +x +1
22
4194303
x22 +x +1
23
8388607
x23 +x5 +1
25
33554431
x25 +x3 +1
28
268435455
x28 +x3 +1
29
536870911
x29 +x2 +1
31
2147483647
x31 +x5 +1
33
8589934591
x33 +x13 +1
Tableau I. Liste de quelques

polynmes primitifs.
Remarque:
Un
polynme
est
dit
primitif
sil
est
irrductible. Cest--dire quil ne peut pas se
[104]
mettre sous forme de produits de facteurs ou

bien ne peut pas se scinder.
V.4.3.2. Exemple : Gnrateur pseudo alatoire.
Soit le gnrateur pseudo-alatoire de la
fig.18 dont les connections sont faites selon le
polynme primitif g(x)=1+x+x4.
9
Fig.18. gnrateur pseudo-alatoire.
1) Ecrire les quations des tats futurs Yi en
fonctions des tats prsents yi (i= 0,1,2,3).
2) Ecrire ces quations sous forme matricielle
suivante:
Y = T.y.
3) Montrez que si ltat initial du registre est
y0 alors les tats futurs successifs sont Ty0,
T2y0, T3y0 etc. Evaluer ces tats jusqu la dixseptime impulsion. Quelle remarque fates vous.
Quel est ltat du registre la vingtime
impulsion si:
[105]
y0 =
y0
y1
y2
y3
0
0
0
1
La squence gnre par le GPA est-elle

priodique ? Si oui quelle est sa priode ?
4) Par dfinition le polynme caractristique de
la matrice T est: F(x) = det[T-xI], o I est la
matrice unitaire. Calculer F(x).
V.4.3.3. CODAGE
REGISTRE DCALAGE RACTION.
Un registre dcalage raction ralis

conformment au schma de la fig.19 peut gnrer
un
code.
Ce
registre
est
form
de
cellules dont les connexions sont conformes au

polynme
gnrateur
(primitif)
fig.19. Codeur registre

dcalage raction.
[106]
du
code:
Au
dbut
position
le
et
commutateur
on
introduit
se
les
trouve
k
en
symboles
dinformation: an-1, an-2,..,an-k, qui apparaissent

en mme temps
lanalyse,
en sortie. Pour la commodit de
les
tats
reprsents
en
ce
matricielle.
En
crivant
du
qui
registre
suit
les
seront
sous
relations
forme
qui
relient les tats futurs (Y) aux tats prsents

(y) comme on la fait au paragraphe V.4.3.1, on
obtient les quations suivantes:
.
.
On peut crire les quations prcdentes

sous forme matricielle comme suit:
;
o U est le vecteur:
U = [0 0 0 .
1]T
[107]
est le vecteur information:

T: Matrice caractristique du registre. Elle est
la mme que celle qui a t dveloppe prcdemment (voir page 101).
On considre que toutes les cellules sont
initialises 0.
* Au premier coup dhorloge on introduit le
symbole an-1 lentre
du registre. Ltat du
registre sera:
* Au deuxime coup dhorloge ltat du registre

sera :
* Au troisime coup dhorloge ltat du registre

sera :
De la mme faon, linstant

dordre k, ltat du registre sera:
dhorloge
Jusqu prsent tous les symboles dinformation

ont t introduits dans le registre.
[108]
Aprs ce moment, le commutateur C passe en

position 2 et la sortie du premier additionneur
S1 est connecte la borne de
sortie et
lentre B de ladditionneur S2.
Par rapport la situation prcdente, la
diffrence consiste dans le fait que les
symboles introduits en point B de ladditionneur
S2 ne proviennent pas de l entre mais de la
sortie de ladditionneur S1 (se ne sont pas des
symboles dinformation mais des symboles de
contrles que nous noterons par i). Ainsi
ltat futur (Y) du registre sera rgit par
lquation:
A linstant k ltat du registre est:
A limpulsion k+1 il devient
A limpulsion k+2 il devient
A limpulsion k+m il devient
[109]
Lors des derniers m dcalages, savoir

aprs que le commutateur C passe de la position
1 la position 2, aux deux entres A et B de
ladditionneur S2 on applique simultanment les
mmes symboles (de contrle) de sorte qua
lentre du registre le symbole zro apparaisse
chaque dcalage. Aprs les m dcalages, le
registre est ramen ltat initial nul; on
peut donc crire que le dernier tat, tel que
donn par la relation, est nul, savoir:
Cette relation peut scrire sous la forme

de produit de matrice:
T
= 0
[II]
Relation identique a:
[III]
H est la matrice de contrle du code, tandis
que le vecteur de code v est:
Bits dInformation
Bits de contrle
Le vecteur v est la concatnation de deux

vecteurs:
[110]
Le vecteur information constitu par les k

symboles
dinformation:
et
le
vecteur code constitu par les m symboles:
V.4.3.4. Exemple
de codeur.
Reprenons lexemple du paragraphe V.4.3.2

page 105 (fig.18.), mais on le modifiant
linstar de la fig.20. Lanalyse de ce circuit
va nous montrer quil peut gnrer un code ayant
la forme suivante:
Les
symboles
contrles,
tandis
sont
que
des
symboles
de
sont
des
symboles dinformation.
fig.20. Codeur registre dcalage raction

correspondant au polynme G(x) = 1+x+x3
[111]
Les tats futurs du circuit sont donns par

la relation suivante:
Y = T.y + i.U
o La matrice caractristique T
du registre est donne par (voir exercice N9

page 83):
T
010
001
110
Et i= an-1an-2,,,an-k = a6a5a4a3
( n=7; k=4)
Lorsque K est en position 1, ltat du

registre,
aprs
impulsions
dhorloge,
est
donn par:
110
0
011 a 6 0
001
0
110 a5 0
010
0
001 a 4 0
111
011
110
Ce
qui
veut
dire
0
a3 0
0
a6
a6
que les
tats
bascules, aprs 4 impulsions, sont:

Pour C0 :
Pour C1 :
Pour C2 :
[112]
a5
0
0
a4
0
0
a5
a3
des
trois
Pour
le
introduit
sortie
moment
dans
le
le
gal
vecteur
registre
information
et
se
trouve
cela
linterrupteur
en
Gnrons,
maintenant, les bits de contrle:

Pour
est
.
est
mis
position 2. Et aprs
la
impulsions
ltat du registre est:
1 01
0
1 00 a 6 0
111
0
101 a5 0
011
0
111 a 4 0
110
0
011 a3 0
001
0
110 a 2 0
010
0
001 a1 0
010
100
1 01
111
011
110
a2
0
0
a1
0
0
0
0
a2
a0
Y7
y0
a6
a5
a4
y1
a5
a4
0
a3
a4
a3
Ce qui nous donne:
Do
Le
tableau
information
de
II
4
montre
bits,
[113]
le
codage
utilisant
dune
bits
de
0
a0 0
1
contrle. On remarque que trois bits de contrle

ne
peuvent
engender
que
huit
codes.
Ainsi
certaines combinaisons des bits dinformation se

voient affecter le mme code.
Les combinaisons en bleu ont le mme code
que celles qui sont en vert.
Bits
dinformation
a6a5a4a3
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
1010
1011
1100
1101
1110
1111
Bits de
contrle
a2a1a0
000
011
110
101
111
100
001
010
101
110
011
000
010
001
100
111
TABLEAU II
[114]
Codes
correspondants
V(x)=
a6a5a4a3a2a1a0
0000000
0001011
0010110
0011101
0100111
0101100
0110001
0111010
1000101
1001110
1010011
1011000
1100010
1101001
1110100
1111111
V.4.3.5. SCHEMA
PRATIQUE DU CODEUR A REACTION.
Le circuit qui a servi pour simuler le

codeur, afin de vrifier les rsultats donnns
par le tableau ci-dessus, est donn par la
fig.21.
Sur
ce
variable K, E et
suivants:
schma
H dont
apparassent
trois
les rles sont les
Linterrupteur E est utilis pour gnrer

les symboles dinformation
, tandis que
linterrupteur K est utilis; soit pour diriger
les bits dinformation vers le codeur (X1) et le
registre de sockage (K en position 1) soit de
diriger Les symboles de contrle
vers le
registre de stockage (C1) (K en position 2.
Comme les circuits mmoires utiliss sont
synchrones, il est tout fait naturelle de
disposer dune horloge: cest le rle de
linterrupteur H.
[115]
A travers les quelques lignes suivantes nous

allons voir comment a marche.
K tant en position
symboles dinformation
1,
on prsente les
, en srie et
dans cet ordre, par lintermdiaire de E. Pour

chaque bit prsent on applique une impulsion
dhorloge (rle de H). Une fois ces symboles
introduits dans X1 et dans C1, on commute K en
position 2 et on applique trois impulsions
dhorloge par H. Les symboles dinformation et
les bits de contrle sont transfrs dans le
registre C1 o ils seront affichs grce aux
leds prvues cet effet.
Le circuit de la Fig.22. donne le dtail
interne du circuit X1.
Fig.22. Logigramme du codeur raction
[116]
Le circuit qui a t ralis pratiquement,

afin dasseoir les fondements thoriques vus
dans les paragraphes prcdents, est donn par
la fig.23. Ce dernier utilise des circuits
logiques dusage courant. Trois bascules D
type SN74LS74 et deux oprateurs OU-Exclusif
type SN74LS86. Il a t prvu, galement, une
LED pour visualiser les informations vhicules
par le vecteur de sortie v(x).
v
H
E
Fi
Fig.V.10.Schma pratique du codeur raction.

fig.23. Schma pratique du codeur raction.
[117]
Le circuit que nous prsentons la fig.V10

na dintrt que sil est accompagn de son
mode demploi.
Initialement
linterrupteur
est
en
position 1. Supposons que linformation que nous

voulons
coder
est:
.
Par
lintermdiaire
de
linterrupteur
E
on
positionne les bits dinformation
0 ou 1,
puis on applique pour chacun deux une impulsion
dhorloge.
Aprs
4
impulsions
dhorloge,
linterrupteur passe en position 2. On applique,
maintenant 3 impulsions sur lentre H, les bits
de contrle
(voir tableau II) sont
rcuprs au niveau du vecteur v(x).
V.4.3.6.DECODAGE
A REGISTRE A DECALAGE A REACTION.
Le schma bloc illustrant le principe de

fonctionnement du dcodeur est reprsent en
fig.24. Il utilise un registre principal (RP)
constitu de n cellules et le codeur raction
prsent prcdemment.
[118]
Fig.24. Dcodeur registre

dcalage raction.
Lunit de dcodage contient un registre
dcalage appel Registre Principal (RP) et un
Dcodeur DC.
Dans le registre principal est stock le mot
rceptionn de longueur n.
Le stockage doit durer jusqu ce que lon
rceptionne tous les symboles de contrle et que
lon fasse le calcul ncessaire la correction.
Le dcodeur a un registre dcalage identique celui du codeur, les cellules de ce
registre sont relies au dtecteur derreurs
(D).
La
fonction
du
dtecteur
est
de
dtecter
(reconnatre) certains tats du registre

dcalage et dmettre un symbole 1 quand le
registre se trouve dans un de ces tats,
caractrisant les positions des erreurs.
[119]
Ce symbole 1 sadditionne modulo 2 au

symbole erron lorsque ce dernier se trouve dans
la dernire cellule M0 du registre principale
et, ce faisant, effectue la correction de
lerreur. En mme temps, ce symbole 1 est
introduit dans ladditionneur du registre
dcalage afin de prparer ce dernier la
correction des erreurs restes non corriges.
Les tats que le dtecteur doit reconnatre
sont justement les correcteurs correspondants
aux erreurs que le code peut corriger. Dans le
cas de la dtection simple, sans correction
derreurs, la fonction du dtecteur est beaucoup
plus simple, savoir dmettre le symbole 1
si ltat final du registre dcalage
raction (aprs la rception de tous les
symboles du mot) diffre de zro.
Dans son ensemble, lunit de dcodage opre
comme suit: les symboles du mot rceptionn sont
simultanment introduits et dans le registre
principal dcalage, qui sert comme mmoire, et
dans le registre dcalage raction, lequel
calcule
le
correcteur,
cependant
que
le
dtecteur reste dconnect (porte P ferme). Le
calcul du correcteur prend fin au moment ou le
dernier symbole du mot rceptionn est introduit
[120]
dans le registre principal et dans le dcodeur.

ce moment on connecte le dcodeur (la porte P
souvre)
et
on
effectue
lopration
de
correction. Au moment o le mot est compltement
introduit dans le registre principal et dans le
dcodeur, ltat du registre dcalage
raction est:
o
reprsente les symboles rceptionns
lesquels, en raison des erreurs, peuvent tre
diffrents des symboles mis
Lorsque il ny a pas derreurs,
et
. Cet tat du registre se maintient (puisque

) durant tous les dplacement qui vacuent
du
registre
principal
le
motcode.
Par
consquent, le dtecteur derreurs nmet aucun
signal de correction.
Sil y a des erreurs alors
pour
certaines positions i et
. ce
servir la dtection des erreurs.
qui
peut
Lorsque,
pour
chaque
configuration
derreurs corriger, il y a un correcteur
distinct celui-ci peut tre reconnu par le
dtecteur derreurs, qui donne le signal de
correction. Le fonctionnement du schma est
conu de manire ce que le dtecteur
[121]
reconnaisse un certain correcteur au moment

juste o le symbole erron se trouve dans la
dernire cellule M0 du registre principal. La
dernire
cellule
M0
du
registre
principal
effectue lopration de sommation modulo 2 du
symbole emmagasin et du symbole 1 mis par le
dtecteur et, ce faisant, il opre la correction
(il inverse ltat de la cellule M0).
Exemple de dcodage.
le schma bloc du dcodeur est reproduit la
fig.25.
calcule
symbole
Le
registre
les
dcalage
correcteurs.
Supposons
raction
que
le
soit erron:
. dans ce cas, n r = 4, c'est--dire
ltat du registre dcalage raction, aprs

le passage de tous les symboles du mot reu dans
le registre principal, sera:
Lorsque
le
symbole
arrive
la
dernire
cellule (M0) du registre principal donc aprs 2

coups
dhorloge
supplmentaires,
ltat
du
registre dcalage raction sera:

; savoir (010).
A cet instant, dans la cellule(M0) du
registre principal on applique un symbole 1
donn par le dcodeur, de sorte quon aura:
[122]
autrement
dit
le
symbole
est corrig. A linstant dhorloge suivant le

registre dcalage est ramen zro.
Fig.25. Dcodeur registre dcalage raction

correspondant au polynme:
V.4.3.7. SCHEMA
PRATIQUE DU DECODEUR A REACTION.
Le schma pratique du dcodeur raction est

donne
par
la
fig.26.
Son
fonctionnement
sera
prsent travers ces quelques lignes. Ce montage

peut tre ralis et utilis dans le cadre dune
sance de T.P. afin de bien asseoir les fondements
thoriques du dcodage. Il faut noter que, comme il
sagit
dune
simulation,
rcptionne
Linformation
sera
gnre
linterrupteur K et, lerreur qui entachera
saine
par
,
sera gnre par linterrupteur P la quatrime
[123]
position (cest--dire que le bit de poids 23 de

i(x) sera invers:
erron
qui
sera
. Ainsi le signal
introduit
dans
le
registre
principal est:
Fig.26. Dcodeur/correcteur.
Pour introduire linformation rceptionne dans
le register RP(circuit C4), on procde comme suit:
linterrupteur C tant Vcc, P la masse et K en
position 1. Par le biais de E, on applique les
trois premiers bits de
)( de a4 a6), en
[124]
commenant par le bits a6 , la porte XOR 1. Pour

chaque
bit
appliqu,
on
applique
une
impulsion
dhorloge par le biais de linterrupeur H. Ceci

entranera lintroduction de ces trois bits dans le
registre RP et le dcodeur/correcteur (DC). Il faut
remarquer que lorsque P=0 ;
(cest--dire
quaucune erreur ne sest produit sur
). Pour
introduire une erreur sur le quatrime bit, on met

P Vcc et
sera gal;
correspondant
est
(le bit
invers).
Bien
sr,
il
faudra
appliquer une impulsion dhorloge afin que ce bit

soit
introduit
dans
RP.
Jusqu
prsent
on
introduit quatre bits (1011). Seule la Led a1 est

teinte,
les
autres
sont
allumes.
Toujours
par
lintermdiaire de K, on introduit les trois bits

restant de poids fort linstar des trois bits de
poids faible (P tant toujours la masse). Les
sept bits 1011011 sont affichs par les sept Leds
. Seules les Leds
Pour
procder
la
sont teintes.
correction
on
place
linterrupteur C la masse (C=0). Cette manire de

faire nous permet de rebloucler la sortie de Rp(
sortie
constitu
) sur son entre grce au multiplexeur

par
les
portes
NAND1,2,3
et
4.
On
applique sept (7) impulsions dhorloge. Au moment
[125]
o le bit rron atteint lentre de la porte OUEX3 le correcteur, constitu par les bascules C2,
C1
et
C0
et
la
porte
ET1
trois
entres,
va
dtecter cette erreur en mettant la sortie de la

porte ET1 1. Par consquent la deuxime entre du
OU-EX3 est 1. Et linformation sa sortie est
inverse: cest la correction de lerreur.
[126]
Scmas de brochage des bascules utilises
[127]
BIBLIOGRAPHIE
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LES SYSTEMES LOGIQUES PAR D.LEWIN ET L.MARET.
AN INTRODUCTION TO COMPUTER LOGIC.

NAGLE - BD. CAROLL J DAVID IRWIN.
2-
LELECTRONIQUE
EDWARD J.PASAHOW.
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NUMERIQUE
PAR
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H.TROY
PRATIQUE.
THEORIE ET PRATIQUES DES CIRCUITS LOGIQUES.

POULIN TOULOUSE , MARIO CLOCHER , et ERROL
POIRE.
4-
5-
CIRCUITS NUMERIQUES. RONALD J.TOCCI.
Codes correcteurs derreurs: construction et

exemple. Par Virginie FORICHON. UNIVERSITE
Marne la Valle
6-
Techniques de dtection et de correction des

erreurs de transmission. Rushed KANAWATI.
78-
Codes correcteurs derreurs. Marc URO.
Codes dtecteurs/correcteurs derreurs. Mai

2003. Sminaire. Universit de Lausanne.
9-
10- LAlgbre
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Dany-Jack Mercier.
11- Utilisation de lAlgbre dans les Systmes
dInformation.
12- Codes correcteurs . Thorie et applications.
A. Poli
et Li.Huguet.
13- Fondements de la thorie de la transmission
numrique. Alexandru Spataru.

14- Circuits
intgrs
Edition radio.
numriques.
[128]
H.
Lilen ;

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LES BASCULES ET LEURS APPLICATIONS.

A l'usage des Ecoles d'Ingnieurs et des

LES BASCULES ET LEURS APPLICATIONS.

TABLE DES MATIERES

LES BASCULES ET LEURS APPLICATIONS.

II. Circuits de synchronisation......40

LES BASCULES ET LEURS APPLICATIONS.

LES BASCULES ET LEURS APPLICATIONS.

V.4.2.5. Registres entres et sorties parallles ..98

LES BASCULES ET LEURS APPLICATIONS.

Il est, sans doute, utile de rappeler que les

Squentiels du mme auteur. Ce dernier se penche,

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Nous esprons que ceux qui travaillent

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1.3. BASCULE R-S ASYNCHRONE.

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a) Bascule R-S ralise

b) Bascule R-S ralise

Les figures 2c et 2d reprsentent, respectivement, leur symbole.

Fig.2.Schma logique de la bascule

Les sorties de la bascule R-S ralise

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Les conditions de fonctionnement de la

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Dans le premier cas, seul l'tat d'une des

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Dans le sixime cas, R et S sont 1

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La table de vrit de la bascule R-S,

Q+ nest pas dfinie, la valeur correspondante

Fig.5. Table de vrit

Fig.6. Caractristiques de fonctionnement

Tenant compte de ces considrations nous

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Fig.7. Table de vrit

Fig.8. Table des transitions de R-S.

On peut, galement, partir de la table de

Le logigramme correspondant est donn par la

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Fig.10. Systme MARCHE PRIORITAIRE

ce qui nous donne:

Do les quations des sorties

Se sont bien les quations des sorties de la

Fig.11. Systme ARRET PRIORITAIRE

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Ce schma est quivalent celui ralis

Do les quations des sorties

Se sont bien les quations des sorties de la

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Fig.13.Mmoire entres simultanes passives (R=S=1) Q

Dans une bascule R-S asynchrone, les ordres

a) R-S ralise laide

b) R-S ralise laide

fig.14. Bascule R-S synchrone.

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En se reportant la fig.14, on remarque

1.5. BASCULE DE TYPE D.

bascule un tat dtermin.

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