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Vis
ao geral
O ZR16S08 e um microcontrolador de baixo custo que enfatiza a integracao anal
ogico/digital,
proporcionando uma
otima relacao custo/desempenho.
Este microcontrolador possui um microprocessador de 8 bits, mem
oria de programa de 1024 palavras, oscilador e regulador de tensao integrados, bem como interfaces de entrada/sada digitais e
anal
ogicas.
Ele conta tambem com perifericos anal
ogicos e digitais, como Conversor Anal
ogico para Digital,
Sensor Capacitivo, Comparador Anal
ogico, Timer e Watchdog.
Caractersticas
24 instrucoes.
Clock e alimenta
c
ao
Microprocessador
Mem
oria de programa EEPROM de 1024 x 16
Interfaces externas
bits.
Possui 16 pinos, dos quais, alguns s
ao multi Mem
oria de dados SRAM de 256 x 8 bits.
funcoes.
9 sadas e 6 entradas digitais.
Perif
ericos digitais
3 sadas dreno aberto ou sadas espelho de cor Timer de 16 bits, base de tempo de 1s.
rente, programaveis de 0 a 20 mA.
Watchdog com tempo de expiracao confi- 4 canais de entrada anal
ogicos.
gur
avel.
Reset externo configur
avel.
Interface de programacao de dois fios.
Perif
ericos anal
ogicos
Conversor anal
ogico para digital com 10 bits
de resolucao (ADC).
Sensor Capacitivo, Comparador de 2 entradas
anal
ogicas ou de uma entrada anal
ogica contra uma referencia.
Interrup
c
oes
Interrupcoes internas s
ao para o conversor
anal
ogico para digital e para o Timer .
Interrupcoes externas, podem ser configuradas com sensibilidade `a borda ou nvel.
Sum
ario
1 Vis
ao geral
2 Caractersticas
3 Designa
c
ao dos pinos
4 Arquitetura
5 Espa
cos de Endere
camento
21
8.3.1
DACs . . . . . . . . . . . . . .
22
8.4
Sensor Capacitivo . . . . . . . . . . . .
23
8.5
Watchdog . . . . . . . . . . . . . . . .
26
8.6
Timer . . . . . . . . . . . . . . . . . .
27
8.7
Controle de Programac
ao . . . . . . .
29
9 Especifica
c
ao el
etrica
30
9.1
Valores m
aximos absolutos: . . . . . .
30
9.2
Caracteristcas DC . . . . . . . . . . .
30
9.3
Regulador de tens
ao . . . . . . . . . .
31
9.4
31
9.5
Power on Reset . . . . . . . . . . . . .
31
5.1
Banco de registradores . . . . . . . . .
5.2
5.3
Enderecamento de perifericos . . . . .
5.4
Mem
oria de programa . . . . . . . . .
9.6
Conversor ADC . . . . . . . . . . . . .
31
5.5
Mem
oria de dados . . . . . . . . . . .
9.7
Sensor Capacitivo . . . . . . . . . . . .
32
9.8
DAC . . . . . . . . . . . . . . . . . . .
32
6 Instru
c
oes e Endere
camentos
10
7 Modos de opera
c
ao
16
7.1
Modo Programac
ao . . . . . . . . . . .
7.2
Modo Execuc
ao e Reset . . . . . . . .
16
7.2.1
Modo Execuc
ao . . . . . . . . .
16
7.2.2
Reset
. . . . . . . . . . . . . .
16
8 Perif
ericos
8.3
16
17
10 Encapsulamento
33
Ap
endices
36
A Ap
endice A
36
36
36
8.1
Interrupc
ao . . . . . . . . . . . . . . .
17
. . . . . . . . . . . .
36
8.2
ADC . . . . . . . . . . . . . . . . . . .
19
36
Designa
c
ao dos pinos
Figura 1: Designacao dos pinos
Nome
do sinal
DAC1
PRG
RESET
ED4
EA3
SD4
EA2
SD5
EA1
SD6
EA0
SD7
SD8
ED5
GND
SD0
ED0
SCK
SD1
ED1
SDT
SD2
ED2
INT0
SD3
ED3
INT1
VREG
VDD
DAC2
DAC0
N
umero
do pino
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
Arquitetura
O ZR16S08 conta com um microprocessador de
8 bits, RISC usando arquitetura Harvard, com
24 instrucoes. A mem
oria de programa e do tipo
EEPROM e a mem
oria de dados SRAM. O microprocessador possui banco de 16 registradores
sendo 13 de uso geral. Os outros 3 registradores
contem o program counter (PC, endereco atual de
execucao do programa), os controles e os flags.
Possui um stack de 4 posicoes para armazenar
flags, controles e PC. O microprocessador pode
ser interrompido pela sinalizacao gerada a partir
de 4 fontes configur
aveis (ver em 8.1). Existem 9
5
5.1
Espa
cos de Enderecamento
Banco de registradores
O ZR16S08 contem 16 registradores, entre os
quais 13 s
ao de uso geral. Estes registradores podem ser enderecados nas instrucoes diretamente
por modos especficos de enderecamento. A organizacao dos registradores e mostrada na Tabela
2.
Registrador r15:
Registrador
r15
r14
r13
r12
r11
r10
r9
r8
r7
r6
r5
r4
r3
r2
r1
r0
Tabela 2:
Bit 7 Bit 6
Z
C
mp
p2
pc7
pc6
Registradores do
Bit 5 Bit 4
VP
uf1
p1
p0
pc5
pc4
ZR16S08
Bit 3 Bit 2
uf0
uc
ppc9
ppc8
pc3
pc2
Bit 1
e/d
pc 9
pc1
Bit 0
hint
pc8
pc0
5.2
RET
(retorna)
RET
(retorna)
RET
(retorna)
Contexto(0)
Contexto(1)
Contexto(2)
Contexto(3)
r15(7-1)
r15(7-1)
r15(7-1)
r15(7-1)
r15(7-1)
r14(7-0)
r14(7-0)
r14(7-0)
r14(7-0)
r14(7-0)
r13(7-0)
r13(7-0)
r13(7-0)
r13(7-0)
r13(7-0)
Registradores
CALL
(guarda)
CALL
(guarda)
CALL
(guarda)
CALL
(guarda)
5.3
Endere
camento de perif
ericos
O espaco de enderecamento, reservado para os
dados dos perifericos, e acessvel atraves da especificacao do tipo de acesso IO em uma instrucao,
como mostrado na instrucao mov io (r1),r0.
Para este tipo de acesso existem apenas 4 modos
de enderecamento, conforme mostrado na secao
6.
L/E
E
L
E
L
L
L
L/E
L/E
L/E
L/E
L/E
L/E
L/E
L
L
E
L
E
E
E
L
E
L
E
L
L
E
E
E
E
E
E
E
E
E
E
E
E
E
E
E
E
E
E
Perif
erico
Interrupcoes
Interrupcoes
ADC
ADC
ADC
Entradas e Sadas
Entradas e Sadas
Entradas e Sadas
Entradas e Sadas
Entradas e Sadas
Entradas e Sadas
Entradas e Sadas
Sensor Capacitivo
Sensor Capacitivo
Sensor Capacitivo
Sensor Capacitivo
Sensor Capacitivo
Sensor Capacitivo
Sensor Capacitivo
Watchdog
Watchdog
Timer
Timer
Timer
Timer
Timer
Timer
EEPROM
EEPROM
EEPROM
EEPROM
EEPROM
EEPROM
EEPROM
EEPROM
EEPROM
EEPROM
EEPROM
EEPROM
EEPROM
EEPROM
EEPROM
EEPROM
EEPROM
Digitais
Digitais
Digitais
Digitais
Digitais
Digitais
Digitais
Registrador
Controle de Interrupcoes Externas
Status das Interrupcoes
Controle
Status & dados LSB
Dados MSB
Entradas digitais
Habilitacao de sadas digitais
Sadas Digitais
Controle da sada SD8 e do reset externo
Controle da sada DAC0
Controle da sada DAC1
Controle da sada DAC2
Tens
ao Referencia
Up Counter - LSB
Espelho do Contator - MSB
Controle
Status
Set/Reset do Contador - LSB
Set/Reset do Contador - MSB
Controle
Status
Carga 0
Down Counter - LSBs
Carga 1
Espelho do Down Counter - MSBs
Status
Controle
LSB palavra 0
MSB palavra 0
LSB palavra 1
MSB palavra 1
LSB palavra 2
MSB palavra 2
LSB palavra 3
MSB palavra 3
LSB palavra 4
MSB palavra 4
LSB palavra 5
MSB palavra 5
LSB palavra 6
MSB palavra 6
LSB palavra 7
MSB palavra 7
Endereco Apontador da Linha
5.4
Mem
oria de programa
O microcontrolador contem uma mem
oria de
programa interna, nao vol
atil e reprogramavel,
uma EEPROM.
A capacidade da mem
oria de programa do
ZR16S08 e de 1024 palavras de 16 bits, conforme
mostrado na Figura 18. Nesta Figura s
ao destacados tres enderecos da EEPROM. O primeiro
endereco e a posicao 0x000 que e o ponto no qual
o Program Counter inicia logo apos o reset do
ZR16S08. O endereco 0x3C0 e a posicao para
o atendimento de interrupcoes, endereco com o
qual o Program Counter e carregado quando uma
interrupcao e atendida. O u
ltimo endereco da
EEPROM e a posicao para gravacao da versao
do codigo e a chave para o bloqueio da mem
oria
de programa.
Figura 4: Mem
oria de programa do ZR16S08
Byte inferior
n
umero da versao do
programa
Onde:
chave de bloqueio: Informa se a mem
oria est
a
bloqueada.
chave de bloqueio = 0x5A, mem
oria bloqueada
chave de bloqueio 6= 0x5A mem
oria desbloqueada
n
umero da versao do programa: n
umero da
versao do programa de 0x00 a 0xFF
Quando o ZR16S08 for inicializado em modo programacao (ver informacao sobre este modo de
operacao em 7.1), e realizada a leitura do endereco 0x3FF da mem
oria de programa. Se chave
de bloqueio for igual 0x5A s
o sera possvel a leitura desta posicao de mem
oria da EEPROM,
protegendo assim o programa armazenado na
EEPROM. Nesta situacao. s
o e possvel realizar
leituras na posicao do endereco 0x3FF ou apagar
completamente a EEPROM para posteriormente
reprograma-la.
R14
(END)
mp
p2
p1
p0
end7
end6
end5
end4
end3
end2
end1
end0
p2
p1
p0
end7
end6
end5
end4
en3
end2
end1
Com end0 = 1
Com end0 = 0
Byte 1 (bits 15 a 8)
Byte 0 (bits 7 a 0)
R14
(ro)
mp
p2
p1
p0
ro7
ro6
ro5
ro4
r03
ro2
ro1
ro0
5.5
p2
p1
p0
ro7
ro6
ro5
ro4
ro3
ro2
ro1
Com ro0 = 1
Com ro0 = 0
Byte 1 (bits 15 a 8)
Byte 0 (bits 7 a 0)
Mem
oria de dados
A mem
oria de dados e uma SRAM com capaci- Acessos `
a Mem
oria de Dados O acesso ao
oria RAM, pode ser
dade de 256 x 8 bits (256 Bytes), e vol
atil, os barramento de dados da mem
dados s
ao perdidos apos um reset ou do desliga- realizado de 5 maneiras.
mento do microcontrolador.
Acesso `a mem
oria de dados: leitura
Acesso
a
`
mem
oria de dados: escrita
Figura 7: bloco da mem
oria SRAM
Acesso `a mem
oria de dados: leitura e escrita
Acesso `a mem
oria de dados: duas leituras
Acesso `a mem
oria de dados: duas leituras e
uma escrita
Instruc
oes e Enderecamentos
Intrucoes do ZR16S08 s
ao apresentadas na Tabela 5.
Tabela 5: Instrucoes do ZR16S08
Instru
c
ao
Opcode(bits 15 a 12
JMP
0000
Jcc: JZ, JNZ, JC e JVP
0001
CALL
0010
RET, RETC, RETS, RETZ
0011 e bit 7
MVS
0011 e bit 7
AND
0100
OR
0101
XOR
0110
CMP
0111
ADD
1000
SUB
1001
ROT
1010
SHL
1011
SHA
1100
MOV
1101
DJNZ
1110
INC
1111 e bit 8
DEC
1111 e bit 8
As instrucoes do ZR16 tem um dos quatro formatos descritos a seguir:
da instru
c
ao)
=1
=0
=0
=1
10
Instru
c
ao
ro
rd
r0
reg1,2,3,4
(ro)
(rd)
(r0)
(end)
imediato
end10
Notas
1
2
Notas
1 Pode ser tanto como origem ou destino. Na instru
c
ao, quando
e destino est
a
`
a esquerda vrgula, quando
e origem est
a`
a direita. Por exemplo,
na instru
c
ao mov r0,imediato r0
e destino.
2 Registrador (r1,r2,r3 ou r4) que pode ser usado na instru
c
ao DJNZ.
3 Constante de 10 bits com o valor do endere
co de salto, usado nas instru
c
oes
JMP, Jcc, CALL e DJNZ.
Notas
1
2, 3
2
4
4
4
4, 3
1
1
3
4
4
4
4, 3
11
12
Notas
4
4
4
4
1
1
4
4
4
4
1
3
4
4
4
4, 3
1
3
4
4
4
4, 3
1, 5
3, 5
5
5
5
5
5
5
4, 5
4, 5
4, 5
4, 3, 5
Notas
7
7
7
7
Notas
1 Se registrador de destino for R13 a instru
c
ao ser
a executada em 2 ciclos.
2 Se r14mp = 1 instru
c
ao buscar
a dado na EEPROM. Ex:Figuras 5 6
3 Se registrador de destino for R13 a instru
c
ao ser
a executada em 3 ciclos.
4 O modificador io informa que os endere
cos de dados s
ao do espa
co de endere
camentos
dos perif
ericos.
5 Se a instru
c
ao for SHA a flag V P tamb
em ser
a afetada.
6 Se a condi
c
ao de salto Z=0 n
ao for satisfeita a instru
c
ao
e executada em 1 ciclo.
7 Se a condi
c
ao de salto (z, nz, c, v p) for satisfeita a instru
c
ao ser
a executada em 2 ciclos.
8 Se IO 0xFEmp =1 e ocorrer uma interrup
c
ao durante a execu
c
ao da instru
c
ao, o conte
udo
do flag Z armazenado em r15
e indeterminado.
mem
oria de programa e feito conforme as Figuras 5, 6.
O flag Z e acertado de acordo com o resultado
ao afeda movimentacao. Os flags C e V P nao s
tados.
Nota: quando ocorrer uma interrupca
o durante excuca
o da instruca
o MOV r0,(end)
ou da instruca
o MOV rd,(ro) e o bit mp=1,
o conte
udo do flaz Z e indeterminado, n
ao
podendo ser usado para decis
oes de mudanca
de fluxo, como por exemplo da instruca
o jnz
end ou da instruca
o jz end. Ver tambem
nota 8 na tabela .7
ADD, SUB
MOV
Na instrucao MOV, o conte
udo e copiado do ope- A instrucao [ADD, SUB] efetua a adicao (ADD)
rando de origem para o destino. O valor da ori- ou subtracao (SUB) de dois operandos. O resulgem e mantido e o valor do destino e sobrescrito. tado e carregado no operando destino.
Quando r147 =1 (mp) e for executada a instrucao
MOV r0, (end) ou MOV rd, (ro) e transferido
um dado da mem
oria de programa para o registrador especificado. A formacao do endereco da
ZR16S08 Datasheet 2015 - versao 1.6
ADD:
DEST = DEST + ORIG + (C da instruca
o anterior
se r152 =1, sen
ao 0)
SUB:
13
Coment
ario: Regra para obtenca
o do vetor de carry
da ALU: C8 a C0
Se r152 =1 (uc=1) ent
ao:
C0 = C resultante da instruca
o anterior
sen
ao:
C0 = 0 para i=0,1 ...7
Se instruca
o = ADD ent
ao:
Ci+1 = (DESTi and ORIGi ) or (ORIGi and Ci )
or (DESTi and Ci )
Se instruca
o = SUB ent
ao:
Ci +1 = ((not DESTi ) and Ci ) or ((not DESTi )
and ORIGi ) or (ORIGi and Ci )
C = C8
V P = C8 xor C7
ROT
A instrucao ROT faz a operacao de rotacao
l
ogica de uma posicao do dado de origem, pondo
o resultado da rotacao no destino. A rotacao
para esquerda ou para direita e definido por
r151 (e/d). Se r151 = 1 roda para esquerda, senao
direita. O uso do flag C na rotacao e definido
por r152 (uc). Se r152 =1 usa C senao nao usa.
Os flags Z e C s
ao acertados de acordo com o resultado da operacao. O flag V P nao e afetado.
MSB
LSB
Ro7
Ro6
Ro5
Ro4
Ro3
Ro2
Ro1
Rd6
Rd5
Rd4
Rd3
Rd2
Rd1
Rd0
Ro0
LSB
MSB
Coment
ario: Regra para obtenca
o do vetor de carry
da ALU: C8 a C0
Ro7
Ro6
Ro5
Ro4
Ro3
Ro2
Ro1
Ro0
Rd7
Rd6
Rd5
Rd4
Rd3
Rd2
Rd1
C
anterior
INC, DEC
LSB
MSB
Ro7
Ro6
Ro5
Ro4
Ro3
Ro2
Ro1
Ro0
Rd7
Rd6
Rd5
Rd4
Rd3
Rd2
Rd1
A instrucao [INC, DEC] incrementa (INC) ou decrementa (DEC) o valor do operando que pode
ser um registrador, valor do dado da mem
oria de
dados ou do IO. Quando for um dado da mem
oria
ou de IO, o seu endereco pode ser fornecido diretamente na instrucao ou indiretamente por um SHL, SHA
registrador.
A instrucao [SHL, SHA], executa o deslocamento
O flag Z e acertado de acordo com o resultado l
ogico [SHL] ou aritmetico [SHA] de um bit para
ao afe- a esquerda ou para a direita, do dado origem,
da movimentacao. Os flags C e V P nao s
tados.
pondo o resultado no destino. O deslocamento
para esquerda ou para direita e definido por
r151 (e/d). Se r151 = 1 desloca para esquerda,
AND, OR, XOR
senao direita.
A instrucao [AND, OR, XOR] efetua a operacao
ao acertados de acordo com o
l
ogica [AND, OR, XOR], bit a bit com o ope- Os flags Z e C s
rando destino e o operando origem. O resultado resultado da operacao. Quando a instrucao for
e carregado no operando destino. O flag Z e acer- SHA o bit V P tambem tem seu valor definido
tado de acordo com o resultado da operacao. O de acordo com o resultado da operacao.
14
LSB
MSB
SHL
se e/d = 0
Ro 7 Ro 6 Ro 5 Ro 4 Ro 3 Ro2 Ro1 R
V_P no altera.
se resultado da operao = 0, Z=1 seno Z=0
Ro7
LSB
MSB
SHL
Se e/d = '1'
Ro6
Ro5
Ro4
Ro3
Ro2
Ro1
Ro0
Rd7
Rd6
Rd5
Rd4
Rd3
Rd2
Rd1
Rd0
V_P no altera.
Se resultado da operao = 0, Z=1 Seno Z=0
LSB
MSB
Se e/d = '0'
Ro7
Ro6
Ro5
Ro4
Ro3
Ro2
Ro1
Ro0
Rd7
Rd6
Rd5
Rd4
Rd3
Rd2
Rd1
Rd0
V_P = 0
Se resultado da operao = 0, Z=1 Seno Z=0
Ro7
LSB
MSB
SHA
Se e/d = '1'
Ro6
Ro5
Ro4
Ro3
Ro2
Ro1
Ro0
Rd7
Rd6
Rd5
Rd4
Rd3
Rd2
Rd1
CALL
A instrucao CALL possibilita ao microprocessador saltar a execucao do programa para um endereco determinado, salvando na pilha de contexto o ambiente de execucao em que estava (PC,
controles e flags), conforme a figura 3.
O endereco de destino pode ser o conte
udo de um
registrador, o conte
udo do endereco da mem
oria
de dados apontado por um registrador ou um endereco absoluto fornecido na propria palavra da
instrucao.
SHA
JZ salta quando Z = 1
JNZ salta quando Z = 0
JC salta quando C = 1
JVP salta quando VP = 1
Rd0
JMP
A instrucao JMP permite ao microprocessador
saltar a execucao do programa para um endereco
determinado.
DJNZ
A instrucao DJNZ decrementa um registrador especificado (r1, r2, r3 ou r4) e verifica se o resultado e zero. Se o resultado for zero, executa a
proxima instrucao, senao salta para o endereco
especificado na instrucao.
O flag Z acertado de acordo com o resultado do
decremento do registrador. Os flags C e V P permanecem inalterados.
15
Modos de operac
ao
7.1
Modo Programa
c
ao
PRG
1
2
3
4
5
6
7
8
7,5V
16
15
14
13
12
11
10
9
DAC0
DAC1
PRG,RESET,ED4
DAC2
EA3,SD4
VDD
VREG
EA2,SD5
EA1,SD6
SD3,ED3,INT1
EA0,SD7
SD2,ED2,INT0
SD8,ED5
SD1,ED1,SDT
GND
SD0,ED0,SCK
ZR16S08
5 28 VCC
SDT
7.2.1
10uF
130K
GND
Modo Execu
c
ao e Reset
Modo Execucao
Quando a tens
ao no pino PRG/RST/ED4 e de
3,3V ocorre a inicializacao do microprocessador,
este passa a efetuar leitura da mem
oria de programa para obter intrucoes e estas s
ao executadas. A configuracao recomendavel para operacao
neste modo e apresentada na Figura 9.
7.2.2
R2
SCK
GND
7.2
C1
Reset
O reset do microcontrolador faz com que
ele seja configurado para uma condicao predeterminada, independentemente de par
ametros
externos. Apos o reset o microprocessador buscar
a a primeira instrucao a ser executada no endereco 0x000 da mem
oria de programa.
O ZR16S08 possui tres fontes possveis de reset:
1
2
3
4
5
6
7
8
DAC1
DAC0
PRG,RESET,ED4
DAC2
EA3,SD4
VDD
EA2,SD5
VREG
EA1,SD6
SD3,ED3,INT1
EA0,SD7
SD2,ED2,INT0
SD8,ED5
SD1,ED1,SDT
GND
SD0,ED0,SCK
ZR16S08
GND
16
16
15
14
13
12
11
10
9
5 28 VCC
SDT
C1
R2
10uF
130K
SCK
GND
8
8.1
Perif
ericos
Interrup
c
ao
Esse bloco e respons
avel pelo controle de interrupcoes internas e externas do ZR16S08.
Registradores utilizados:
Endereco: 0x00
Tipo: escrita
5
4
3
2
Indice
Bit
IC1(3)
IC1(2)
IC1(1)
IC1(0)
IC0(3)
IC0(2)
IC0(1)
IC0(0)
Reset
17
Figura 10: Atendimento de interrupcao para instrucoes executadas em apenas um ciclo de clock.
Clock
Endereco
Instrucao
Interrupcao
hint
mp
end i
end i + 1
end i + 2
3C0
3C1
inst i
JMP3C0
JMP3C0
INST INT
Figura 11: Atendimento de interrupcao para instrucoes executadas em dois ciclos de clock.
Clock
Endereco
Instrucao
Interrupcao
hint
mp
end i
end i+1
end i + 1
end i + 2
3C0
3C1
inst i
inst i
JMP3C0
JMP3C0
INST INT
Figura 12: Atendimento de interrupcao para instrucoes executadas em tres ciclos de clock.
Clock
Endereco
Instrucao
Interrupcao
hint
mp
end i
end i+1
end i+1
end i + 1
end i + 2
3C0
3C1
inst i
inst i
inst i
JMP3C0
JMP3C0
INST INT
18
8.2
ADC
Este periferico e um conversor anal
ogico-digital
de 10 bits, que utiliza o princpio de Successive
Approximation Register (SAR). O diagrama de
blocos juntamente com as 4 entradas que s
ao
multiplexadas para o periferico, EA0, EA1, EA2
e EA3, pode ser visualizado na Figura 13.
interromper a operacao (depois de iniciada a conversao) pode-se escrever o Registrador de Controle com n reset adc habilitado, parando assim
a conversao e deixando o conversor em um estado pronto para iniciar uma nova conversao ao
comando do usuario.
O ADC opera de modo linear e utiliza como re- Para limpar a interrupcao e necessario resetar o
ferencia positiva a tens
ao de sada do regulador bloco ADC, atraves da escrita do bit n reset adc.
de tensao 3.3V e como referencia inferior o GND. Mas tambem e possvel desligar a interrupcao
atual s
o dando um novo SOC ou desabilitando
a interrupcao do bloco. O mesmo vale para limFigura 13: Diagrama de blocos do ADC
par o bit eoc do Registrador de Status & Dados
soc
LSB.
dados_adc_o (9-0)
clock
SAR
DAC
eoc_o
n_rst_adc
EA0
EA2
MUX
EA1
EA3
ch (1-0)
Registradores utilizados:
Endereco: 0x04
Tipo: leitura
Indice 7 6 5 4 3 2 1
Bit
x
eoc adc1
Reset
0
adc0
0
Onde:
x: Dont Care
eoc: End Of Conversion
1: Conversao finalizada, dados disponives
0: Conversao em andamento ou conversor parado
adc1:
Bit 1 da palavra do resultado da conRegistrador de Controle
versao
adc0: Bit 0 da palavra do resultado da conEndereco: 0x04
versao
Tipo: escrita
Indice 7 6 5
4 3
2
1 0
O fim da conversao pode ser observado pelo
Bit
x x soc hb int x n reset adc ch1 ch0
usuario atraves da geracao de uma interrupcao
Reset
0 0
0
0
0
0
0
0
ou por meio da leitura do bit eoc. Apos encerrada uma conversao e imediatamente depois de
Onde:
disparada uma nova conversao o bit eoc perma x: Dont Care
nece ativo por poucos ciclos de clock do sistema
soc: Start of Conversion, bit utilizado para ainda indicando status da conversao anterior ansinalizacao do incio da conversao do ADC.
tes de ter nvel l
ogico trocado para baixo.
hb int: controla interrupcao da conversao do
ADC
1: interrupcao habilitada ao fim da conRegistrador de Dados MSB
versao
0: interrupcao desabilitada
Endereco: 0x05
Tipo: leitura
n reset adc: controla reset do periferico
Indice 7
6
5
4
3
2
1
0
1: nao realiza reset do periferico
Bit
adc9 adc8 adc7 adc6 adc5 adc4 adc3 adc2
0: ativa reset do periferico
Reset
0
0
0
0
0
0
0
0
ch1,ch0: Canal anal
ogico a ser convertido
Onde:
0, 0: EA0
adc (9-2): Bits correspondentes da palavra do
0, 1: EA1
resultado da conversao
1, 0: EA2
1, 1: EA3
Requisitos para aquisi
c
ao
Registrador de Controle: 0x04 (escrita)
Registrador de Status & dados LSB: 0x04
(leitura)
Registrador de Dados MSB: 0x05 (leitura)
19
PAD
Chave de amostragem
C PAD
CH
~ 4pF
Fonte externa
R SS ~ 13kOhm
C H ~ 8pF
20
8.3
Onde:
rhsd[7:0]:bits referente ao controle do nvel
l
ogico da sada digital correspondente.
Bit
ed5
ed4
ed3
ed2
ed1
ed0
Reset
Onde:
ed[5:0]:bits com nvel l
ogico da entrada digital.
Este registrador armazena os sinais das entradas
digitais de 0 `
a 5. Eles est
ao disponveis para
a leitura pelo microprocessador no barramento
de dados. Estes valores s
ao v
alidos para leitura
ainda que a funcao dos pinos equivalentes seja
compartilhada com outras funcoes como sadas
digitais.
Registrador habilita
c
ao de sadas digitais
Endereco: 0x09
Tipo: leitura/escrita
6
5
4
3
2
1
Indice
Bit
hsd7
hsd6
hsd5
hsd4
hsd3
hsd2
hsd1
hsd0
Reset
Onde:
hsd[7:0]:bits que habilitam sada digital correspondente quando em nvel l
ogico alto.
Indice 7 6 5 4
Bit
cre
h sd8
t sinc
sai comp
rsd8
Reset
Onde:
cre: Controle de reset externo
0: Habilita reset externo, fazendo com
que ED4 seja usado como valor deste reset.
1: Desabilita o reset externo, fazendo
com que ED4 possa funcionar como uma
entrada digital comum.
h sd8: Habilita sada digital 8
0: Sada desabilitada
1: Habilita sada.
t sinc: Escolha da fonte para gerar r sd8 a
partir do sensor capacitivo (habilitada por
sai comp) (ver 8.4)
0: Usa sada do comparador do sensor
capacitivo (ff cmp) para gerar SD8
1: Usa sada do comparador do sensor
capacitivo sincronizada no clock do microprocessador (4MHz) para gerar SD8
sai comp: Habilita uso da sada do sensor capacitivo com a sada digital SD8 (ver 8.4)
0: usa sada do digital 8 com o valor do
bit rsd8
1: usa sada SD8 de acordo com configuracao de t sinc
rsd8: Bit com nvel l
ogico de SD8 quando
sai comp = 0 e h sd8 = 1
21
8.3.1
DACs
Os DACs consitem em 3 sadas de corrente con- Registrador de controle da sada DAC1
troladas digitalmente, com funcionamente indeEndereco: 0x0D
pendete. Cada uma das 3 sadas tem um tranTipo: leitura/escrita
sistores NMOS do tipo dreno aberto com capaIndice
7
6 5
4
3
2
1
0
cidade de 30V/20mA. Estes transistores podem
Bit
mod c(1) 0/x 0/x dac(1) set c1(3) set c1(2) set c1(1) set c1(0)
Reset
0
0
0
0
0
0
0
0
funcionar como acionadores de LEDs ou como
chaves de potencia para o acionamento de reles. Onde:
Registradores utilizados:
mod c(1): modo de operacao da sada DAC1
(0: chave liga/desliga, 1: espelho de corrente);
Registrador de controle da sada DAC0:
dac(1): bit para acionamento da sada dreno
0x0C (leitura/escrita)
aberto 1 quando atuando como chave liga/ Registrador de controle da sada DAC1:
desliga;
0x0D (leitura/escrita)
set
c1[3:0]: valor da corrente do dac1, no
Registrador de controle da sada DAC2:
modo espelho de corrente. Pode variar de 0
0x0E (leitura/escrita)
a 20mA com 16 palavras de configuracao com
incrementos de 1,33 mA;
0/x: leitura: 0, escrita: dont care.
Registrador de controle da sada DAC0
Endereco: 0x0C
Tipo: leitura/escrita
5
4
3
2
Indice
Bit
mod c(0)
0/x
0/x
dac(0)
set c0(3)
Reset
Onde:
set c0(2)
set c0(1)
set c0(0)
Indice
Bit
mod c(2)
0/x
0/x
dac(2)
set c2(3)
set c2(2)
set c2(1)
set c2(0)
Reset
22
8.4
Sensor Capacitivo
O Sensor Capacitivo e composto por dois blocos
um anal
ogico e outro digital. O bloco anal
ogico
processa as entradas anal
ogica convertendo os
resultados para um nvel digital ou para um
pulso digital, de acordo com sua configuracao.
No bloco digital e feita a configuracao do bloco
anal
ogico e a contagem de n
umero de pulsos digitais provenientes do bloco anal
ogico.
Nas Figuras 15 e 16 s
ao mostrados o bloco digital e o bloco anal
ogico do sensor capacitivo. A
sada ff cmp exibida nas Figuras 15 e 16 pode ser
acessada atraves da sada digital SD8 atraves de
Ele pode ser configurado como: um compara- configuracao dos registradores do bloco de Endor entre duas entradas anal
ogicas, um compa- tradas e Sadas Discretas (ver 8.3).
Reg_Controle
Reset_overflow
Reg_Status
Cont_overflow
0
Carga
Ea2_on
Ea2_on
Sel_dmux
Sel_amux2
Sel_amux1
Reg. Set/Reset
do Contador
LSB (8bits)
Rfb_on
en_t
Sel_dmux
Sel_amux2
Sel_amux1
Reg. Set/Reset
do Contador
MSB (8bits)
Rfb_on
en_t
Carga
Cont_overflow
ff_cmp
Up Counter 16bits
Reg_escolha
Tenso ref.
X
Setrefhi2
Reg. Espelho
MSB (8bits)
Setrefhi1
Setrefhi0
X
Setreflo2
Setreflo1
Setreflo0
Barramento de Dados do ZR16
VREF HI
1
0
CMPU
AMUX1
EA_1
Q
SR
Latch
ea2_on
AMUX2
EA_2
CMPL
Q/
DMUX
0
1
ff_cmp
setreflo<2:0>
VREF LO
Rfb
amux2
En_t
Rfb_on
dmux
23
A conex
ao/desconexao da entrada anal
ogica
EA2 aos comparadores (CMPH entrada nao
inversora e CMPL entrada inversora)
Ligar ou desligar a resistencia de realiTabela 9: Niveis de tensao Vref-LO e Vref-HI de
mentacao (Rfb)
acordo com registrador 0x12.
A selecao do sinal anal
ogico para a entrada
inversora do comparador CMPH (VREF HI
Vref-LO Vref-HI Voltage(V)
ou EA1)
000
000
0.000
001
001
0.471
A selecao do sinal anal
ogico para a entrada
010
010
0.942
nao inversora do comparador CMPL (VREF
011
011
1.410
100
100
1.880
LO ou EA3)
101
101
2.370
110
110
2.820
A selecao da fonte do sinal ff cmp do sensor
111
111
3.300
(o sinal /Q do flip-flop ou o a sada do comparador CMPL)
O sensor capacitivo possui um Up Counter de 16
bits. Este contador e incrementado toda vez que Registrador Up Counter - LSBs
ogico de baixo
a entrada ff cmp trocar o nvel l
Endereco: 0x13
para alto.
Tipo: leitura
Indice 7 6 5 4 3 2 1 0
O reset do Up Counter e o sinal n reset ucounter,
onde en t e um bit do Registrador de Controle.
Bit
inf7 inf6 inf5 inf4 inf3 inf2 inf1 inf0
O bloco possui um registro do overflow do conReset
0
0
0
0
0
0
0
0
tador. O reset deste registro e n reset overflow
= 0, onde reset overflow e en t s
ao bits do Regis- onde:
trador de Controle. O bit de overflow uma vez
ligado s
o e desligado por reset do bloco,por uma inf[7:0]: Contem o byte inferior (bits 7 a 0) do
Up Counter.
escrita, em IO no Registrador de Controle, com
o reset overflow = 1 ou com en t = 0.
A leitura no endereco de IO X13forca a transRegistradores utilizados:
ferencia dos bits mais significativos (MSBs) do
Counter e do seu bit de overflow, respecti Registrador de Escolha da Tensao de Re- Up
vamente, para o Registrador Espelho - MSBs e
ferencia: 0x12 (leitura/escrita)
para bit cont overflow do Registrador de Status.
Registrador Up Counter - LSBs: 0x13 (leitura)
Registrador Espelho do Contador - MSBs:
Registrador Espelho do Contador - MSBs
0x14 (leitura)
Endereco: 0x14
Registrador de Controle: 0x15 (escrita)
Tipo: leitura
Registrador de Status: 0x15 (leitura)
Indice 7
6
5
4
3
2
1
0
Bit
sup15 sup14 sup13 sup12 sup11 sup10 sup9 sup8
Registrador de Set/Reset do Contador - LSBs:
Reset
0
0
0
0
0
0
0
0
0x16 (escrita)
Registrador de Set/Reset do Contador - onde:
MSBs: 0x17 (escrita)
sup[15:8]: Contendo o byte superior (bits 15
a 8) do contador.
Registrador de Escolha da Tens
ao de Refer
encia
Registrador de Controle
Indice 7
Endereco: 0x12
Tipo: leitura/escrita
5
4
3
2
Endereco: 0x15
Tipo: escrita
5
4
3
Bit
setrefhi2
setrefhi1
setrefhi0
setreflo2
setreflo1
setreflo0
Bit
rst overflow
carga
ea2 on
dmux
amux2
amux1
rfb on
en t
Reset
Reset
Indice
Onde:
rst overflow (este bit nao e armazenado):
1: apaga o bit de overflow do contador;
ZR16S08 Datasheet 2015 - versao 1.6
Onde:
overflow:bit de overflow do contador;
ea2 on: bit de selecao de conex
ao ou desconexao da EA2;
dmux: bit de selecao da sada digital ff cmp
no mux DMUX do bloco;
amux2: bit de selecao da sada anal
ogica do
mux AMUX2 do bloco;
amux1: bit de selecao da sada anal
ogica do
mux AMUX1 do bloco;
rfb on: bit de controle da chave que liga o
resistor de realimentacao Rfb do bloco;
en t: bit de de habilitacao/desabilitacao do
sensor, reset do Up Counter e do bit de overflow ;
Indice
Bit
sr 7
sr 6
sr 5
sr 4
sr 3
sr 2
sr 1
sr 0
Reset
Onde:
Para i = 0 a 7.
sr i = 1: ligar o set do bit equivalente do byte
inferior do contador se carga = 1.
sr i = 0: ligar o reset do bit equivalente do
byte inferior do contador se carga = 1.
Indice
Bit
sr 15
sr 14
sr 13
sr 12
sr 11
sr 10
sr 9
sr 8
Reset
Onde:
Registrador de Status
Endereco: 0x15
Tipo: leitura
5
4
3
2
Indice
Bit
overflow
carga
ea2 on
dmux
amux2
amux1
rfb on
en t
Reset
Para i = 8 a 15.
sr i =1: ligar o set do bit equivalente do byte
superior do contador se carga = 1.
sr i =0: ligar o reset do bit equivalente do
byte superior do contador se carga = 1.
25
8.5
Watchdog
O Watchdog e utilizado na recuperacao do sis- Registrador de Controle
tema de uma falha do hardware ou de software.
Endereco: 0x1A
Estando o Watchdog habilitado, o seu registraTipo: escrita
dor de controle deve ser reinicializado antes do
tempo programado. Se isto nao ocorrer o microIndice
7
6 5 4 3 2 1
controlador sera reinicado.
Bit
hab reset
x
tmp1
0
Reset
0
tmp0
0
Onde:
hab reset:
1: habilita o Watchdog
0: desabilita o Watchdog
tmp1, tmp0:
0,0: tempo de 20 ms para overflow
0,1: tempo de 40 ms para overflow
1,0: tempo de 80 ms para overflow
1,1: tempo de 160 ms para overflow
Registrador de Status
Indice
Endereco: 0x1A
Tipo: leitura
7
6 5 4 3 2 1 0
Bit
overflow
Reset
Onde:
Os registradores utilizados s
ao:
26
overflow :
1: tempo para escrita no Registrador de
Controle de Tempo foi excedido (gerou
reset no microcontrolador pelo Watchdog).
0: tempo para escrita no Registrador de
Controle de Tempo nao foi excedido.
8.6
Timer
O Timer disponibiliza a funcao de temporizacao Registrador de Carga 0
para o ZR16S08. Ele pode ser programado para
Endereco: 0x1C
prover contagem de tempo entre 1s e 0,0655s
Tipo: escrita
(1s x 216 -1). Nele e configur
avel a recarga auIndice 7 6 5 4 3 2 1 0
tom
atica do Timer e a geracao de interrupcao deBit
cg7 cg6 cg5 cg4 cg3 cg2 cg1 cg0
pois de decorrido o tempo programado. O n
ucleo
Reset
0
0
0
0
0
0
0
0
do contador possui um Down Counter de 16 bits
que e decrementado a cada 1s sempre que a Onde:
flag h timer estiver habilitada no Registrador de
Controle.
cg(7-0): 8 bits menos significativos que serao
carregados no Down Counter
Para programar o tempo que se deseja e necess
ario escrever no Registrador de Carga 0 e
no Registrador de Carga 1. Quando o Microprocessador escrever no Registrador de Carga 1
o Down Counter e carregado com o conte
udo Registrador de Carga 1
do Registrador de Carga 0 e do Registrador de
Carga 1. Uma vez habilitado o Down CounEndereco: 0x1D
Tipo: escrita
ter (h timer = 1 do Registrador de Controle),
Indice 7
ele decrementa em 1 o seu conte
udo a cada
6
5
4
3
2 1 0
1s. Quando Down Counter atinge o zero, isto
Bit
cg15 cg14 cg13 cg12 cg11 cg10 cg9 cg8
Reset
0
0
0
0
0
0
0
0
e memorizado (pz mem do Registrador de Status). Se o Timer estiver no modo de recarga auOnde:
tom
atica (bit ra = 1 do Registrador de Controle)
o conte
udo do Registrador de Carga 0 e do Regis- cg(15-8): 8 bits mais significativos que serao
trador de Carga 1 e carregado no Down Counter
carregados no Down Counter
e este continuar
a contando. Caso contrario, o bit
Uma
escrita neste registrador provoca a carga
h timer e desativado no Registrador de Controle,
no Down Counter com o conte
udo do Regise consequentemente, encerrando a contagem.
trador de Carga 0 e deste registrador (RegisO Microprocessador pode ler contagens parcitrador de Carga 1)
ais do Down Counter. Para isto, o Microprocessador le o Registrador Down Counter LSBs,
que contem o byte menos significavo do Down
Counter. Esta leitura forca a carga do Registrador Espelho com o byte mais significativo do Registrador Down Counter - LSBs
Down Counter, que pode ser lido pelo MicroEndereco: 0x1C
processador no pr
oximo acesso. Quando o bit
Tipo: leitura
h int do Registrador de Controle estiver ativo e
Indice 7 6 5 4 3 2 1 0
Down Counter atingir o zero, uma interrupcao
Bit
dc7 dc6 dc5 dc4 dc3 dc2 dc1 dc0
sera gerada no Microprocessador. Para maiores
Reset
0
0
0
0
0
0
0
0
informacoes sobre interrupcoes veja 8.1. O bit
pz mem pode ser desativado com uma escrita Onde:
no Registrador de Controle com o bit desl pz
em 1. No Registrador de Status pode ser lido dc(7-0): 8 bits menos significativos do Down
a memorizacao da passagem por zero (pz mem)
Counter
e o estado dos bits de controle: ra (recarga au- Uma leitura neste registrador provoca a carga
dos 8 bits mais significativos do Down Countom
atica), h int (habilitacao de interrupcao) e
ter no Registrador Espelho
h timer (habilitacao do timer).
Registradores utilizados:
Registrador de Carga 0: 0x1C (escrita)
Registrador de Carga 1: 0x1D (escrita)
Registrador Down Counter - LSBs: 0x1C
(leitura)
Registrador Espelho: 0x1D (leitura)
Registrador de Controle: 0x1E (escrita)
Registrador de Status: 0x1E (leitura)
Registrador Espelho
Endereco: 0x1D
Tipo: leitura
5
4
3
2
Indice
Bit
dc15
dc14
dc13
dc12
dc11
dc10
dc9
dc8
Reset
Onde:
dc(15-8): 8 bits mais significativos copiados
do Down Counter no momento da leitura no
Registrador Down Counter.
27
Registrador de Controle
Onde:
Endereco: 0x1E
Tipo: escrita
6 5 4 3
2
1
Indice
Bit
desl pz
h timer
h int
ra
Reset
Registrador de Status
Endereco: 0x1E
desl pz (Este bit nao e armazenado):
Tipo: leitura
1: desliga o bit pz mem
Indice
7
6 5 4 3
2
1 0
Bit
pz mem
x
h timer h int ra
0: mantem o bit pz mem inalterado
Reset
0
x
0
0
0
h timer :
1: habilita o Down Counter a decremen- Onde:
tar
oria da passagem por zero do
0: desabilita o Down Counter a decre- pz mem: mem
mentar
Down Counter
h int:
h timer : informa o status do bit h timer do
Registrador de Controle
1: habilita o Timer a interromper o microprocessador
h int: informa o status do bit h int do Registrador de Controle
0: desabilita o Timer a interromper o
microprocessador
ra: informa o status do bit ra do Registrador
de Controle
ra:
1: habilita a recarga automatica a cada x: dont care
28
8.7
Controle de Programa
c
ao
Usando o periferico de controle de programacao
do ZR16S08 pode-se escrever qualquer parte da
mem
oria de programa durante a operacao, esta
funcionalidade permite que dados sejam armazenados de forma nao vol
atil. O conte
udo de toda
uma linha deve ser gravado por vez (uma linha
s
ao 8 palavras da mem
oria de programa, cada palavra tem 2 bytes). O ZR16S08 tem disponvel
Indice 7
Bit
cg7
cg6
cg5
cg4
cg3
cg2
cg1
cg0
Reset
onde:
cg7,0 : 8 bits menos significativos que serao
carregados no endereco000da linha da EEPROM indicada no Registrador X30.
Indice
Bit
cg15
cg14
cg13
cg12
cg11
Reset
cg10
cg9
cg8
onde:
cg15,8 : 8 bits mais significativos que serao carregados no endereco bit000da linha da EEPROM indicada no Registrador X30.
Da mesma forma:
a palavra 1 e carregada nos registradores 0x22
e 0x23;
a palavra 2 e carregada nos registradores 0x24
e 0x25;
Indice 7
Endereco: 0x30
Tipo: escrita
5
4
3
2
Bit
end6
end5
end4
end3
end2
end1
end0
Reset
onde:
end6,0 : 7 bits de endereco da linha da EEPROM para a gravacao dos dados presentes
nos Registradores 0x20 a 0x2F.
A escrita no registrador de endereco 0x30 interrompe a execucao do programa principal e realiza escrita dos registradores 0x20 a 0x2F, na
EEPROM. Apos a escrita na EEPROM ocorre
um reset do sistema iniciando o programa novamente da posicao 0x000.
29
9.1
Especifica
c
ao el
etrica
Valores m
aximos absolutos:
IN
AR
9.2
Par
ametro
Fonte de alimentacao
anal
ogica1
Consumo de corrente
tpico 2
Condi
c
oes do teste
VDC = 5V
Mn.
5
Tp.
1,79
M
ax.
28
Uni.
V
mA
VDC = 28V
1,97
mA
VREG =3.3V(3)
0,99
V
VREG =3.3V(3)
2,31
V
VREG =3.3V(3)
0,66
V
VREG =3.3V(3)
2,64
V
5
20% VREG
2
mA
10% VREG 4
1.95(4)
mA
Ioh
Corrente de sada alta
80% VREG 5
2
mA
90% VREG 4
1.44(4)
mA
1
Par
ametro equivalente a Vin (Ver Tabela 9.3).
2
Consumo tpico medio. Altamente dependente do programa executado e dos perifericos ativos.
3
Par
ametro definido na Tabela 9.3.
4
Par
ametros Iol , Ioh que se aplicam para os pinos EA0/SD7, EA1/SD6, EA2/SD5, EA3/SD4.
5
Par
ametro definido para as demais sadas.
Tensao de entrada baixa
Tensao de entrada alta
Tensao de sada baixa
Tensao de sada alta
Corrente de sada baixa
PR
EL
I
Vil
Vih
Vol
Voh
Iol
30
9.3
Regulador de tens
ao
Par
ametro
Condi
c
oes do teste
Mn. Tp. M
ax.
Fonte de alimentacao
5
28
anal
ogica
VREG
Tensao de regulacao
Vin =5V
3,21
3,28
3,38
IOU T
Corrente de sada
5-IDC
REGcarga
Regulacao de carga
Iout =0 a 5mA
0,015
REGlinha
Regulacao de linha
Vin =5V a 6V
0,2
P SRRREG Fator de rejeicao `
a fonte Frequencia= 100kHz
-76
de alimentacao
CO
Capacitor na sada
1
10
(1)
Resr
Resistencia ESR
100
A menos que o contrario seja estabelecido: Tamb =25o C e VREG =3,3V.
(1)
Resistencia ESR: Resistencia equivalente em serie do capacitor conectado na sada.
9.4
Power on Reset
Smbolo Par
ametro
Condi
c
oes do teste
Mn.
fosc
Frequencia de oscilacao
Ajustada internamente 1
11,4
RZ
Raz
ao cclica (Duty cycle)
A menos que o contrario seja estabelecido: Tamb =25o C e VREG =3,3V
1
fclk = fosc /3, sendo fclk a frequencia de operacao do sistema
9.5
PR
EL
I
Smbolo Par
ametro
Condi
c
oes do teste
Mn.
VP OR
Tensao limiar do POR
VP ORhys
Histerese do POR
A menos que o contrario seja estabelecido: Tamb =25o C e VREG =3.3V
9.6
Uni.
V
IN
AR
Smbolo
Vin
V
mA
%/mA
mV/V
dB
F
m
Tp.
12,0
54
M
ax.
12,6
Uni.
MHz
%
Tp.
3
100
M
ax.
Unit
V
mV
Tp.
M
ax.
VREG
Unit
V
0
0
1
40,0
105
5
0,2
24
LSB
LSB
mV
ksps(1)
A
Conversor ADC
Smbolo
VADCI
Par
ametro
Condi
c
oes do teste
Mn.
Tensao do entrada do
0
ADC
IN L
Integral Non-linearity
-5
DN L
Differential Non-linearity
-0,7
VADCOS
Offset do conversor ADC
-8
fADCs
Taxa de conversao
IADCD
Consumo de corrente adicional se o ADC e habilitado
RIN
Resistencia de entrada
CIN
Capacitancia de entrada
A menos que o contrario seja estabelecido: Tamb =25o C e VREG =3.3V
(1)
Mil conversoes por segundo
13
8
k
pF
31
Sensor Capacitivo
Smbolo
VREF HI
VREF LO
fSCAP
Rf b
Par
ametro
Referencia superior
Referencia inferior
Frequencia de oscilacao do
sensor capacitivo
Condi
c
oes do teste
DAC
M
ax.
VREG
VREG
Unit
V
V
kHz
45
Par
ametro
Condi
c
oes do teste
Mn.
Corrente de fuga
Medido @ VDAC = 5V
Tensao nos pinos de sada
Capacidade de corrente na
19,2
sada a escala total
IDAChalf
Capacidade de corrente na
9,5
sada a meia escala
IDACstep
Passo da corrente na sada
do driver
Ron
Resistencia de ativacao
IDAC =29mA
9
A menos que o contrario seja estabelecido: Tamb =25o C e VREG =3,3V
Tp.
43
M
ax.
22,7
28
25,7
Unid
A
V
mA
11,0
12,7
mA
1,25
13
mA
19
PR
EL
I
Smbolo
IDACl
VDAC
IDACf ull
Tp.
446
Sem
qualquer
capacit
ancia ligada ao pino
EA1 SD6
Resistencia
de
realimentacao interna
A menos que o contrario seja estabelecido: Tamb =25o C e VREG =3,3V
9.8
Mn.
VREG /8
VREG /8
IN
AR
9.7
32
10
Encapsulamento
Dimensionamento e tolerancias ASME Y14.5-1994.
Dimensoes em milimetros e
angulos em graus.
JEDEC SOLID STATE PRODUCT OUTLINE / PLASTIC SMALL OUTLINE FAMILY 1,27mm
PITCH, 3,90mm BODY WIDTH / ISSUE F / AUGUST,2008
33
JEDEC SOLID STATE PRODUCT OUTLINE / PLASTIC SMALL OUTLINE FAMILY 1,27mm
PITCH, 3,90mm BODY WIDTH / ISSUE F / AUGUST,2008
34
JEDEC SOLID STATE PRODUCT OUTLINE / PLASTIC SMALL OUTLINE FAMILY 1,27mm
PITCH, 3,90mm BODY WIDTH / ISSUE F / AUGUST,2008
35
Ap
endices
A
A.1
Ap
endice A
Historico Revis
ao
Versao Preliminar.
Versao Inicial.
Versao
Versao
Versao
Versao
Versao
B
B.1
B.2
36
v1.0
v1.1
v1.2
v1.3
v1.4
v1.5
v1.6
18/DEZ/2014
19/DEZ/2014
07/JAN/2015
29/JAN/2015
04/FEV/2015
19/MAI/2015
02/JUL/2015
Ap
endice B
Lista de Figuras
1
Arquitetura do ZR16S08 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Mem
oria de programa do ZR16S08 . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Endereco da mem
oria de programa para a intrucao mov r0,(end) com mp=1 . . . . .
Endereco da mem
oria de programa para a intrucao mov rd,(ro) com mp=1 . . . . .
7
8
bloco da mem
oria SRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Configuracao recomendavel para entrada em Modo programacao . . . . . . . . . . .
9
16
16
10
18
11
18
12
18
13
19
14
20
15
23
16
Bloco anal
ogico do Sensor Capacitivo . . . . . . . . . . . . . . . . . . . . . . . . . . .
23
17
28
18
29
Lista de Tabelas
1
2
Pinos do ZR16S08 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Registradores do ZR16S08 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3
5
Codificacao da u
ltima palavra da mem
oria de programa. . . . . . . . . . . . . . . . .
Instrucoes do ZR16S08 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
10
. . . . . . . . . . . . . . . . . . . . . . . . . .
11
11
12
13
Possveis valores para IC1 e IC0 do Registrador de Controle das Interrupcoes Externas. 18
Niveis de tens
ao Vref-LO e Vref-HI de acordo com registrador 0x12. . . . . . . . . .
24
37