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Diseo sobre PLDs Simples

Arquitecturas Comerciales de SPLDs

Dr. Enrique Guzmn Ramrez


Universidad Tecnolgica de la Mixteca

PAL12L10

PAL20L2

PAL20L10

Familia
MEDIUM
PAL

PAL20L8

PAL20R8

PAL20RP4B

GAL16V8, Arquitectura

Array AND programable.


10 entradas dedicadas
8 macroceldas.
8 Trminos producto por
macrocelda.
Salida tipo: verstil o
arquitectura variable.
Seales de control: CLK
(pin 1), OE (pin 11).

Array AND de una GAL16V8

Macrocelda de una GAL16V8

Configuraciones de una macrocelda de


una GAL16V8

Modo Medium-PAL en una


GAL16V8

Modo Small-PAL en una GAL16V8

Modo Register-PAL en una


GAL16V8

GAL22V10
Arquitectura

Array AND programable.


12 entradas dedicadas
10 macroceldas.
Nmero de TP variable
por macrocelda 8, 10, 12,
14, 16.
Salida tipo: verstil o
arquitectura variable
Seales de control: CLK
(pin 1), OE (TP e
individual), AR y SP.

Array AND de una GAL22V10

Macrocelda de una GAL22V10

Configuraciones de una macrocelda de


una GAL22V10

GAL26V12
Arquitectura:

Array AND programable.


14 entradas dedicadas
12 macroceldas.
Trminos producto por
macrocelda variante 8, 10,
12.
Salida tipo: verstil o
arquitectura variable
Seales de control: CLK
(pin 1), OE (cualquier
pin).

GAL26V12 Arquitectura

GAL20RA10

Array AND programable.


10 entradas dedicadas
10 macroceldas.
Trminos producto por
macrocelda fijo 8.
Salida tipo: verstil o
arquitectura variable
Seales de control: PL
(pin 1), OE (pin 13).
CLK por TP.
Reset y Preset asncronos
y por Termino Producto.

GAL20RA10, detalles CLK, LP y OE

GAL20RA10, macrocelda

PALCE29MA16H, Lattice
29 Entradas al ARRAY AND:
4 entradas dedicadas.
1 entrada I/OE.
16 con macroceldas I/O
8 una retroalimentacin
8 doble retroalimentacin

TP`s variables: 4, 8 12
Diseos sincronos y/o asncronos.
Biestable: Registro o Latch
AP y AR por TP, individual para cada macrocelda.

PALCE29MA16H, Lattice

Macrocelda PALCE29MA16H
1 retroalimentacin

Macrocelda PALCE29MA16H
2 retroalimentaciones

CY7C335, Cypress
12 macroceldas se salida
2 Biestables: 1 de salida y 1 de entrada
2 Retroalimentaciones: 1 exclusiva y 1 compartida

4 macroceldas tipo Buried


12 entradas dedicadas
Con macrocelda de entrada

3 fuentes de reloj
Reset y Preset sincronos y globales y por TP.

Arquitectura CY7C335

Distribucin de las seales CLK

Macrocelda de entrada, CY7C335

Macrocelda entrada/salida, CY7C335

Macrocelda Buried, CY7C335

PLD Bsico GAL6001

Caractersticas:
10 macroceldas de salida.
20 entradas con macroceldas de entrada.
8 macroceldas tipo: Buried.
CLKs independientes en entradas y
salidas.
Reloj sincrono o asncrono (Pin o TP).
Reset asincrono global por TP.

GAL6001, Arquitectura

GAL6001, Array AND

GAL6001, Array OR

GAL6001, Macrocelda ILMC/IOLMC

GAL6001, Configuraciones de las


ILMC/IOLMC

GAL6001, Macrocelda OLMC

GAL6001, Macrocelda BLMC

GAL6001,
Configuraciones
de las OLMC y
BLMC

Resumen

P es configurable la polaridad de la seal de salida.


SC secuencial o combinacional (circuito By-pass).

Bi caracteristicas del biestable.


IO Es el pin quasibidireccional.