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UNIVERSIDADE TECNOLGICA FEDERAL DO PARAN

DEPARTAMENTO ACADMICO DE ELETROTCNICA DAELT


ENGENHARIA ELTRICA

RELATRIO DE ELETRNICA DIGITAL 9.1


CONTADORES ASSNCRONOS

ANDREY KAWAGUCHI
CAMILA DE OLIVEIRA SILVEIRA
KAYRO MASSAYUKI DA SILVA TANAKA

Professor Juvenal Akita


Turma S25

CURITIBA
2014

SUMRIO
1

Objetivo...............................................................................................3

Introduo Terica..............................................................................3

Relao de Material............................................................................5

Procedimentos Experimentais............................................................6

Discusso dos Resultados.................................................................8

Questes..........................................................................................13

Concluso.........................................................................................15

Referncias.......................................................................................15

1 Objetivo
Verificar o funcionamento de contadores assncronos crescentes
e decrescentes.

2 Introduo Terica
Em um contador assncrono, cada sada de flip-flop aciona a entrada CK
do prximo flip-flop. Alm disso, os flip-flops no trocam de estado em exato
sincronismo com os pulsos de clock aplicados, portanto h um atraso entre as
respostas dos sucessivos flip-flops. Os contadores assncronos dividem-se em
crescentes e decrescentes.
Em um contador assncrono crescente, a base binria de contagem de
000 a 111. O nmero n de estados internos ir caracterizar o mdulo do
contador. A Figura 1 apresenta um contador de mdulo 8, pois possui oito
estados internos.

Figura 1. Contador assncrono crescente mdulo 8.

O ciclo de contagem se repete aps o oitavo pulso de clock, uma vez


que todas as sadas mudam de nvel lgico 1 para 0, forando o retorno do
estado inicial:

Q2=0, Q1=0, Q0=0 .

A Figura 2 e a Tabela 1 mostram o diagrama de estados e a respectiva


sequncia de contagem para o caso de um contador crescente.

4
Figura 2. Diagrama de estados do contador assncrono crescente mdulo 8.

Estado inicial
Aps 1 CK
Aps 2 CK
Aps 3 CK
Aps 4 CK
Aps 5 CK
Aps 6 CK
Aps 7 CK
Aps 8 CK

Q2
0
0
0
0
1
1
1
1
0

Q1
0
0
1
1
0
0
1
1
0

Q0
0
1
0
1
0
1
0
1
0

Estado
0
1
2
3
4
5
6
7
0

Tabela 1. Sequcia de sada do contador assncrono crescente mdulo 8.

Em um contador assncrono decrescente, cada flip-flop (exceto o


primeiro), deve comutar quando o flip-flop precedente mudar de nvel baixo
para nvel alto.
Uma das formas de construir um contador assncrono decrescente
mdulo 8, pode ser observada na Figura 3. O seu respectivo diagrama de
estados est ilustrado na Figura 4. Observe que as sadas fornecem uma
contagem decrescente.

Figura 3. Contador assncrono decrescente mdulo 8

Figura 4. Diagrama de estados do contador assncrono decrescente mdulo 8.

5
As junes dos circuitos dos dois tipos de contadores, crescentes e
decrescentes, do origem ao contador UP-DOWN, cujo modo de contagem
feito atravs de uma entrada de controle, como pode ser visto na Figura 5.

Figura 5. Contador UP-DOWN.

Nessa experincia de laboratrio foi testado o funcionamento dos trs


tipos de contadores com a utilizao de flip-flops tipo JK master-slave, display
de sete segmentos e contadores de mdulo 16.

3 Relao de Material
Item
01
02
03
04
05
06
07
08
09
10
11
12
13
14

Unidade
Pea
Pea
Pea
Pea
Pea
Pea
Pea
Pea
Pea
Pea
Pea
Pea
Pea
Pea

Quantidade
01
01
01
01
01
02
02
01
01
04
08
06
01

Descrio
Fonte de tenso 5V
Matriz de contatos
CI 7408
CI 7400
CI 7432
CI 7476
CI 4027
CI 7447
Display de 7 segmentos tipo anodo comum
LEDs
Resistores de 330
Resistores de 1
Chave H-H
Cabos banana-banana

Tabela 2. Relao de material.

4 Procedimentos Experimentais
O comeo da prtica se deu montando o circuito da figura abaixo,
utilizando flip-flops tipo JK master-slave, sensveis a borda de decida, este
circuito um contador crescente.

Figura 6. Circuito contador crescente.

Aps o circuito montado, impomos estado inicial igual a 0 e


comeamos as medies para comprovar a sua tabela verdade.
Aps a montagem do contador crescente, foi a vez do decrescente, o
circuito montado em laboratrio est demonstrado na figura abaixo, o estado
inicial foi posto em 15 para a construo da sua tabela verdade.

Figura 7. Circuito contador decrescente.

Para os testes em um contador de crescente/decrescente (UP-DOWN),


o circuito utilizado foi o da figura abaixo, porm como o tempo da aula no foi o
suficiente para terminar a experincia prtica, a partir deste circuito os
resultados foram simulados.

Figura 8. Contador UP-DOWN.

Figura 9. Esquemtico display de 7 segmentos.

O ltimo circuito a ser testado e comprovado foi um contador assncrono


com flip-flops JK sensveis a borda de subida, o circuito simulado pode ser visto
na figura abaixo.

Figura 10. Contador assncrono com FFs JK sensveis a borda de subida.

5 Discusso dos Resultados


Nesta experincia, como j foi dito, o objetivo foi de comprovar na
prtica o funcionamento de contadores, montados a partir de circuitos lgicos
com flip-flops JK, tipo T, com clock de descida e com clock de subida.
O primeiro circuito montado foi um contador crescente com flip-flops JK
master-slave sensveis a borda de descida, este contador, como usa 4 flipflops, pode contar de 0 a 15, ou seja, 16 estgios, respeitando a regra

2n .

Aps o circuito montado, atravs dos leds postos em suas sadas


podemos levantar a tabela verdade que segue abaixo.
MSB
Q3
Estado
inicial
Aps 1
clock
Aps 2
clock
Aps 3
clock
Aps 4
clock
Aps 5

Q2

LSB
Q0

Q1

0
0

1
1

0
0

0
1

9
clock
Aps 6
clock
Aps 7
clock
Aps 8
clock
Aps 9
clock
Aps 10
clock
Aps 11
clock
Aps 12
clock
Aps 13
clock
Aps 14
clock
Aps 15
clock
Aps 16
clock

Tabela 3. Tabela verdade contato assncrono crescente.

Como era de se esperar, este contador conta de 0 a 15, sendo que no


16 clock ele volta para o estado inicial, conclumos ento, que o resultado
prtico est de acordo com o terico.
Para o contador decrescente a tabela verdade levantada segue abaixo.
MSB
Q3
Estado
inicial
Aps 1
clock
Aps 2
clock
Aps 3
clock
Aps 4
clock
Aps 5
clock
Aps 6
clock

Q2

LSB
Q0

Q1

10
Aps 7
clock
Aps 8
clock
Aps 9
clock
Aps 10
clock
Aps 11
clock
Aps 12
clock
Aps 13
clock
Aps 14
clock
Aps 15
clock
Aps 16
clock

Tabela 4. Tabela verdade contador assncrono decrescente.

Analogamente ao primeiro caso este contador, conforme se esperava,


conta de 15 at 0, comprovando tambm o resultado terico.
Aps a aquisio dos dados dos contadores crescente e decrescente, o
prximo circuito que seria montado seria um contador UP-DOWN de mdulo 8,
porm como o tempo da aula no foi suficiente, simulamos este circuito,
conforme as figuras abaixo.
Conforme era de se esperar, ao ligar o pino de controle no nvel lgico
0 temos um contador decrescente e ao ligar no nvel 1, um contador
crescente, as tabelas verdade para ambas situaes seguem abaixo.

11

Figura 11. Contador assncrono pino de controle ligado no 1 crescente.

Figura 12. Contador assncrono pino de controle ligado no 0 decrescente.

Controle X
Estado
inicial

Dgito
display

12
Aps 1
clock
Aps 2
clock
Aps 3
clock
Aps 4
clock
Aps 5
clock
Aps 6
clock
Aps 7
clock
Aps 8
clock

0
0
0
0
0
0
0
0

Tabela 5. Tabela verdade pino de controle ligado ao 0 decrescente.

Controle X
Estado
inicial
Aps 1
clock
Aps 2
clock
Aps 3
clock
Aps 4
clock
Aps 5
clock
Aps 6
clock
Aps 7
clock
Aps 8
clock

Dgito
display

1
1
1
1
1
1
1
1
1

Tabela 6. Tabela verdade pino de controle ligado ao 1 crescente.

O ltimo circuito simulado foi um contador utilizando um flip-flop sensvel


a borda de subida (CI4027), a tabela verdade adquirida atravs do display de 7
segmentos segue abaixo.

13

Figura 13. Contador com Flip-Flop sensvel a borda de subida.

Figura 14. Contador com Flip-Flop sensvel a borda de subida aps 3 clock.

Q2
Estado
inicial
Aps 1
clock
Aps 2

Q1

Q0

1
1

1
1

1
0

14
clock
Aps 3
clock
Aps 4
clock
Aps 5
clock
Aps 6
clock
Aps 7
clock
Aps 8
clock

Tabela 7. Tabela verdade contador sensvel a borda de subida.

Smbolo
Display
Estado
inicial
Aps 1
clock
Aps 2
clock
Aps 3
clock
Aps 4
clock
Aps 5
clock
Aps 6
clock
Aps 7
clock
Aps 8
clock
Tabela 8. Tabela verdade contador sensvel a borda de subida 7 segmentos.

6 Questes
1- Os flip-flops trabalham sem sincronismo, no compartilhando a mesma
entrada de clock. O clock ligado apenas no primeiro flip-flop, o clock
dos restantes so ligados a partir da sada do flip-flop anterior.

2- So necessrio 6 flip-flops:
n

2 =64

15
n=6

3- Sim. Ao montar um circuito como a figura abaixo, com o clock apenas no


primeiro bloco e o clock dos flip-flops seguintes na sada (no-Q) do
anterior conseguimos um contador assncrono decrescente.

Ao verificarmos a frequncia da sada de cada bloco obtemos um


grfico como a figura a seguir. Observando que o flip-flop atua quando o
clock est descendo.

Ao observar o grfico percebemos que o clock original dividido


por 2 na sada do primeiro bloco, por 4 no segundo, por 8 no terceiro e
por 16 no quarto.
4-

16

Para obtermos o contador decrescente ns extramos a sada dos


terminais negados (no- Q0 , no- Q1 , no- Q 2 , no- Q3 ), pois ele o
inverso do que seria o contador crescente que seria as sadas no negadas.
As entradas dos clock no tm bolinha o que sinaliza que o
bloco atuar apenas na subida do clock, o terminal no- Q0

o bit

menos significativo.
Ao aplicar o valor 0 no CLEAR ns zeramos os flip-flops, porem as sadas
negadas que estamos pegando dos flip-flops iro ficar em nivel logico 1.

7 Concluso
Ao final do experimento verificamos na pratica o que estudamos na
teoria, as ligaes de um contador assncrono crescente e decrescente e seu
funcionamento. Atravs do software Multisim tambm conseguimos verificar o
funcionamento do contador decrescente de modulo 8 que funcionou como
espervamos.
O experimento reforou o que havamos visto na teoria contribuindo
muito para o intelecto do grupo.

8 Referncias
[1] Notas de aula do professor Juvenal Akita, para a matria de Eletrnica
Digital ministrada na Universidade Tecnolgica Federal do Paran 1 semestre
de 2014.
[2] IDOETA, I.V.; CAPUANO F.G. Elementos de Eletronica Digital. 40 ed. So
Paulo: rica, 2008.

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