TEMA: Diseo de sistemas digitales con FlipFlops

1.- OBJETIVOS:
General.- Comprobar la validez de las tablas de los diferentes FlipFlops
Especficos.

Diseo de los circuitos mediante un simular virtual.

Montaje de dichos circuitos de forma fsica.
Analizar los resultados obtenidos de la prctica.

2.- METODOLOGA
Se utiliz el tipo de metodologa inductiva ya que analizamos un caso particular que fue el
funcionamiento del circuito, posteriormente obtuvimos resultados que fueron tomados
para extraer conclusiones de carcter general, a partir de las diferentes observaciones
sistemticas realizamos las debidas recomendaciones. Adems, empleamos la
observacin y la experimentacin para lograr llegar a una generalidad de hechos que se
repiten una y otra vez
3.- EQUIPOS Y MATERIALES REQUERIDOS
1.
2.
3.
4.
5.
6.
7.
8.

Protoboard
Cable Utp o de timbre
Cortadora y Peladora
Pinzas
Fuente 5V
Display 7 segmentos
Resistencias
Compuertas TTL 7408,
7432, 7493

COSTE DE IMPLEMENTACIN:

TOTAL: 23 DLARES

5.- MARCO TERICO

FLIP-FLOPS

A diferencia de los cerrojos los flip-flops son dispositivos sincrnicos y el estado de sus
salidas es controlado en instantes de tiempo discretos por una seal de reloj. Al igual que
los cerrojos los hay de varios tipos y sus aplicaciones son diversas. Los flip-flops son
dispositivos que responden una seal de reloj durante los cambios de 1 a 0 lgico o
de 0 a 1 lgico, segn el tipo de flip-flop.
Para lograr que los flip-flops respondan al cambio de la seal del reloj es necesario
implementar un circuito que detecte el flanco de subida o bajada de la sea de reloj. En la
interactividad 5.5.1 se observa uno de estos circuitos, el cul se conoce como flip-flop
D maestro/esclavo. Un flip-flop de este tipo contiene dos cerrojos, uno de ellos acta
como maestro y el otro como esclavo. Durante la transicin de la seal de reloj
de 1 a 0 lgico las entradas se emplean para determinar la salida del maestro. Cuando la

seal de reloj pasa de 0 a 1 lgico el estado del maestro se trasmite alesclavo. De esta
forma se garantiza que las salidas Q y Q' del flip-flop cambien cada vez que ocurre una
transicin de 0 a 1 en la seal de reloj. Haga click sobre la entrada D del cerrojo maestro
y observe como se transmite la informacin al cerrojo esclavo y de este a la salida.
Flip-Flop J-K
Este flip-flop es una versin modificada del flip-flop D, y su aplicacin es muy difundida en
el Anlisis y Diseo de Circuitos Secuenciales. El funcionamiento de este dispositivo es
similar al flip-flop S-R, excepto que en este no se presentan indeterminaciones cuando
sus dos entradas se encuentran en 1 lgico, si no que el flip-flop entra en un modo de
funcionamiento llamado modocomplemento, en el cual, la salida Q cambia a su estado
complementario despus de cada pulso de reloj. La configuracin de este flip-flop y su
representacin abreviada se muestran en la figura 5.5.6. y en la tabla 5.5.2 se indican los
estados de entrada y salida de este flip-flop.

Note que las entradas J y K controlan el estado de este flip-flop de la misma manera que
en el flip-flop D. Cuando las entradas son J=1 y K=1 no generan un estado indeterminado
a la salida, sino que hace que la salida del flip-flop cambie a su estado complementario.

CLK

Qi+1

Qi

Qi'

Tabla 5.5.2. Estados del flip-flop J-K

6.- CONCLUSIONES

Al realizar los respectivos procedimientos para la codificacin para el

reloj digital a travs del 74ls93 obteniendo la seale de entrada de un

integrado 555.
Al realizar la implementacin del circuito basado en la simulacin de
Proteus observamos que se la puede realizar de forma ptima con una
correcta implementacin del circuito

7.- RECOMENDACIONES

Mantener conocimientos actualizados de la materia para saber cul es

el ms adecuado y fcil en la realizacin de la practica
Asegurarse de conectar de manera adecuada cada componente para
que posteriormente no sufran daos y el resultado sea el deseado.

8.-BIBLIOGRAFA

[1] Sistemas de Numeracin, operaciones y cdigos, disponible en:

URL: http://clrueda.docentes.upbbga.edu.co/web_digitales/Tema_0.html
[2] Suma BCD, disponible en: URL:
http://www.virtual.unal.edu.co/cursos/ingenieria/2000477/lecciones/031
101.htm
[3] Mandado, E. & Mandado Y. (2008). Sistemas Electrnicos Digitales
(9 ed.). Mxico:
Alfaomega.
[4] Tokheim, R. (2008). Electrnica Digital; principios y aplicaciones (7
ed.). Espaa: McGrawHill Interamericana.

ANEXOS
Anexo A

Anexo A Simulacin del circuito reloj digital

Anexo B

Anexo B Implementacin del circuito del reloj digital

RESPONSABLES
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