Você está na página 1de 3

Introduccin al biestable JK

En el curso EloTrain-6 "Biestable JK" se deduce mediante su modo de


funcionamiento que en un biestable JK se excluye el estado
indeterminado.

Biestable JK
En el caso del biestable JK aqu empleado se trata de un componente
controlado por flanco nico.
(Tambin existen biestables controlados por los dos flancos y reciben la
denominacin de biestables JK maestro esclavo. Estos se abordan en el siguiente
ejercicio).
Las denominaciones "J" para la entrada de activacin y "K" para la de reset se han
elegido arbitrariamente (por tanto el nombre no tiene ninguna relacin con la
funcin, al contrario de lo que ocurre con el biestable RS). En ocasiones se emplea
"J" con el significado de "jump" y "K" con el de "kill", lo que tiene relacin con las
funciones de activacin y reset.
El biestable JK utilizado en los diagramas de montaje y del circuito del
curso EloTrain-6 solo posee la entrada esttica de activacin (set) S. La
entrada de reset esttica est siempre en el nivel bajo.
El componente 74 HC 112 aqu utilizado posee adicionalmente otras dos entradas
para la de activacin (J), reset (K) y de reloj (C), siendo estas las entradas
estticas de activacin (S) y reset (R).
Estas entradas estticas
(asncronas) S y R, al igual que la
entrada de reloj C, estn
invertidas (nivel LOW activo), es
decir, la funcin se activa en la
entrada mediante un nivel bajo.
La entrada de reloj reacciona
ante un flanco negativo (cambio
de la seal de reloj de nivel alto a
bajo).

Si se utiliza una configuracin


con mdulos mltiples (en este

caso doble) como es el caso del


74HC112, se agregan nmeros a
la identificacin para garantizar
una asignacin inequvoca.

Entradas de activacin y reset estticas:


Independientemente de las entradas J, K y C, es vlida la siguiente tabla de verdad:
Funcin

Entradas

Salidas

Activacin asncrona

Reset asncrono

Indeterminado (*)

por tanto, el biestable se activa con S=LOW y pasa al estado de reset con R=LOW.
Deben evitarse la aparicin de los estados S =LOW y R=LOW al mismo tiempo,
pues si tras este estado de operacin ambas entradas cambian simultneamente
de LOW a HIGH, el estado de salida de Q Y Q es imprevisible.
(*)
La respuesta del circuito integrado para este estado "prohibido" viene especificada
por el fabricante y puede variar.
Los circuitos integrados de Texas Instruments, Hitachi o STMicroelectronics
suponen para S=LOW y R=LOW los estados Q=HIGH y Q=HIGH.
Activacin y reset dinmicos:
En el caso de que las entradas de activacin y reset S y R tengan el nivel HIGH
(por tanto S y R LOW) es aplicable la siguiente tabla de verdad:

Funcin

Entradas

Salidas

Cambiar (toggle)

Reset (carga de "0")

Activacin (carga de "1")

Un cambio (memorizar)

: Flanco de bajada, cambio de nivel de alto a bajo de la seal de reloj C.


q : Valor en la salida Q antes del actual impulso de reloj C.
q : Valor en la salida Q antes del actual impulso de reloj C.

Contenidos de aprendizaje
Una vez realizado el ejercicio, los estudiantes estarn en condiciones de:
Describir el funcionamiento de un biestable JK controlado por un flanco
mediante su cronograma de seal en el tiempo.
Constatar que las entradas R o S pueden actuar independientemente de la
seal de reloj y de la asignacin de las entradas para aceptacin de datos (J y
K), por lo que son estticas.
Simplificar la tabla de verdad de un biestable JK controlado por un flanco y
reconocer los smbolos grficos normalizados.
Interconectar un biestable JK como un biestable D o T.

Requisitos
Para un exitoso aprendizaje del curso se requiere:

Elaborar tablas de verdad.


Conocimientos de circuitos bsicos.