UNIVERSIDAD NACIONAL MAYOR DE SAN

MARCOS
(UNIVERSIDAD DEL PERU, DECANA DE AMERICA)

FACULTAD: ING. ELECTRONICA Y ELECTRICA

E.A.P: ING. ELECTRONICA

CURSO: LABORATORIO DE CIRCUITOS DIGITALES 1

PROFESORA: CASIMIRO PARIASCA, OSCAR

GRUPO: MARTES (2-4PM)

ALUMNO: MENDOZA ROSADO, VICTOR HAROLD

14190128

CIUDAD
UNIVERSITARIA, 16 DE JUNIO DEL 2016

INFORME PREVIO N7
Circuitos de transmisin de datos con
deteccin de errores
1) Explicar el concepto de paridad par y paridad impar
Un bit de paridad par hace que el nmero total de 1s sea par, y un
bit de paridad impar hace que el nmero total de 1s del grupo sea
impar. Un determinado sistema puede funcionar con paridad par o
impar, pero no con ambas. Por ejemplo, si un sistema trabaja con
paridad par, una comprobacin que se realice en cada grupo de
bits recibidos tiene que asegurar que el nmero total de 1s en ese
grupo es par. Si hay un nmero impar de 1s, quiere decir que se ha
producido un error.
El bit de paridad se puede aadir al principio o al final del cdigo,
dependiendo del diseo del sistema.
Observe que el nmero total de 1s, incluyendo el bit de paridad,
siempre es par para paridad par, y siempre es impar para paridad
impar.
El bit de paridad para cada nmero BCD se indica en la columna P.

El cdigo BCD con bits de paridad.

En el caso de la paridad par, se cuentan el nmero de unos. Si el
total es impar, el bit de paridad se establece en uno y por tanto la
suma del total anterior con este bit de paridad, dara par. Si el
conteo de bits uno es par, entonces el bit de paridad (par) se deja
en 0, pues ya es par.
En el caso de la paridad impar, la situacin es la contraria. Se
suman los bits cuyo valor es uno, si da un nmero impar de bits,

entonces el bit de paridad (impar) es cero. Y si la suma de los bits

cuyo valor es uno es par, entonces el bit de paridad (impar) se
establece en uno, haciendo impar la cuenta total de bits uno.

2) Explique
74LS151

el

funcionamiento

del

multiplexor

El 74LS151 es un multiplexor (MUX), un dispositivo que permite dirigir

la informacin digital procedente de diversas fuentes a una nica
lnea para ser transmitida a travs de dicha lnea a un destino comn.
Este multiplexor tiene ocho entradas de datos (D0 D7) y, por tanto,
tres lneas de entrada de direccin o de seleccin de datos (S0-S2). Se
necesitan tres bits para seleccionar cualquiera de las ocho entradas

de datos (23 = 8). Un nivel BAJO en la entrada de habilitacin Enable

permite que los datos de entrada seleccionados pasen a la salida.

Observe que se encuentran disponibles tanto la salida de datos como

su complemento.
En este caso no hay necesidad de tener un bloque de control comn
en el smbolo lgico, ya que slo hay que controlar un nico
multiplexor, y no cuatro como en el 74HC157. La etiqueta dentro del
smbolo lgico indica la relacin AND entre las entradas de seleccin
de datos y cada una de las entradas de datos, de la 0 a la 7.

3) Explique
74LS138

el

funcionamiento

del

demultiplexor

El circuito integrado 74138 o subfamilia (74LS138, 74F138, 74S138,

74HCT138,..) es un circuito integrado que tiene la funcin de
decodificador / demultiplexor binario de 3 bits (1:8). Bsicamente
realiza la funcin contraria a la del multiplexor. Toma datos de una
lnea y los distribuye a un determinado nmero de lneas de salida.
Con las tres entradas que posee el circuito podemos realizar 8
combinaciones diferentes, de 000 a 111 que nos activaran una de las
salidas Yn.
Este circuito integrado se utiliza mucho para seleccionar memorias y
perifricos en el espacio de memoria de los sistemas con
microprocesadores.
La habilitacin del 74138 se activa slo cuando los enable G2A y G2B
se encuentran en nivel BAJO. Y G1 es la entrada de datos.
Ntese que salidas estn activas a nivel BAJO, es decir que cuando
ingrese un 1 lgico la salida activa botara un cero lgico.

4) Explique el funcionamiento del 74LS280 como:

a. Comprobador de paridad
b. Generador de paridad

Estos universales, monolticos, nueve bits - generadores

/comprobadores de paridad utilizan schottky clamped TTL para dar
un alto rendimiento al circuito, y cuentan con salidas pares e
impares / para facilitar el funcionamiento de la aplicacin, ya sea
par o impar la paridad. La palabra, capacidad de longitud, se
expandi fcil conectando en cascada como se muestra en los
Datos de aplicacin tpica.
Las
series
54LS/74LS
y
las
series
54S/74S
generadores/comprobadores
ofrecen
al
diseador
una
compensacin transcurrir a menor consumo de energa y alto
rendimiento, estos dispositivos pueden ser utilizados para mejorar
el rendimiento de la mayora de los sistemas que utilizan el
generador/comprobador de paridad 180. Aunque el LS280 y S280
se implementan con entradas de expansin, la funcin
correspondiente se suministra por la disponibilidad de una entrada
en el pin 4 y la ausencia de cualquier conexin interna en el pin 3.
Esto permite que el LS280 y S280 pueda ser sustituido por el 180
en los actuales diseos, para producir una funcin idntica incluso
si los LS280s y S280s se mezclan con los 180s existentes.
Estos dispositivos son totalmente compatibles con la mayora de los
otros circuitos TTL. Todas las entradas LS280 y S280 se almacenan
temporalmente para reducir los requisitos de unidad a una Serie
54LS / 74LS o una serie 54S / 74S carga estndar, respectivamente.

Su circuito interno es:

25 lneas de generador/comprobador de paridad:

Tres LS280s o S280s pueden ser usados
para
implementar
unas
25
lneas
generador/comprobador de paridad. Esta
disposicin
proporcionar
paridad
tpicamente en 75 o 25 nanosegundos
respectivamente.
Como alternativa, las salidas de dos o tres
generadores/comprobadores
paridad
pueden ser decodificados con un 2entradas (S86 o LS86) o 3-entradas
(S135) de puerta OR-exclusiva para 18 o
27 lneas de aplicaciones de paridad.

81 lneas de generador/comprobador de paridad:

La palabra capacidad de
longitud
puede
ser
implementada
en
cascadaLS280s
o
S280s. Como se muestra
aqu, la paridad puede ser
generada por longitudes
de hasta 81 bits por lo
general
75
o
25
nanosegundos
respectivamente.

5) Explique
el
funcionamiento
del
circuito
experimental. Describir de forma general cmo
probaramos el Sistema de transmisin de datos
del experimento y especificar un mtodo de
introduccin de errores de paridad.
Este circuito es un generador de paridad par, significa que cuando
en las entradas haya un nmero de 1s impar, el led o puerta and se
activar, indicando un error (que significa que falta un uno en la
seal para que el nmero de 1s sea par).
Primero que nada para que la puerta and funcione, las entradas de
seleccin deben encontrarse en 1, esto significa que en nuestros
MUX y DEMUX se seleccionarn la entrada 7 y salida 7,
respectivamente.
Si la cantidad de 1s fuese par la salida ODD de nuestro primer
generador de paridad estar activa, activando la entrada 7 de
nuestro MUX 151, como la salida es activa a nivel BAJO, se activar,
provocando un cero en la entrada de datos de nuestro DEMUX 138.
En nuestro DEMUX 138 todas las salidas estarn a un nivel ALTO,
de esta manera en la salida EVEN de nuestro segundo generador
de paridad ser un nivel BAJO. Llegando as, a un nivel BAJO, a

nuestra puerta AND de 4 entradas desactivndolo e indicando que

no hay error que no se necesita de un 1 ms para que la seal
ingresada fuese par.

Si la cantidad de 1s fuese impar la salida ODD de nuestro primer

generador de paridad estar en un nivel BAJO, este nivel BAJO llega a
la entrada 7 de nuestro MUX 151, como la salida es activa a nivel
BAJO, no se activar, provocando un nivel ALTO en la entrada de
datos de nuestro DEMUX 138.
En nuestro DEMUX 138 todas las salidas estarn a un nivel ALTO,
excepto la 7, que estar activa a nivel BAJO, de esta manera en la
salida EVEN de nuestro segundo generador de paridad ser un nivel
ALTO. Llegando as, a un nivel ALTO, a nuestra puerta AND de 4
entradas activndolo e indicando que hay un error, que se necesita
de un 1 ms para que la seal ingresada fuese par.

6) Presente sus circuitos de simulacin.

La simulacin se ha enviado aparte.