Fcprob PDF

INGENIERA TCNICA
EN INFORMTICA DE SISTEMAS
Fundamentos de Computadores
Relacin de Problemas
Departamento de Tecnologa Electrnica
Ingeniera Tcnica en Informtica de Sistemas
BOLETIN 1: Representacin Binaria

Problemas bsicos
P1. Convierta los siguientes nmeros a base 10:
a) 100.111010(2;
b) 50(8;
c) 101.1(2;
d) 198F(16.
P2. Convierta el n binario 10110110011.10110 a las bases 4, 8 y 16; el n 372.105 en base 8 a base 2, 4 y 16 y
el n F0.A en base 16 a base 2, 4 y 8.
P3. Convierta el n decimal 138 a las bases 12 y 16; el n 312.101 en base 5 a base 7, y 8 y el n F.A en base 16
a base 3.
P4. 1) Obtenga los nmeros positivos mayor y menor representables con la notacin en punto flotante normalizada del estndar IEEE-754 empleando 32 bits.
2) Represente los siguientes nmeros con la notacin en punto flotante del estndar IEEE-754 empleando 32
bits.
1. Velocidad de la luz en m/s (3x108).
2. Carga del electrn en culombios (-1.602x10-19).
3. Masa del electrn en kilogramos (9.109x10 -31).
4. Aceleracin de la gravedad en m/s2 (9.807).
5. pi (3.141592654)
6. e (2.718281828)
7. Cero.
8. Infinito.
P5. Las siguientes cantidades son palabras binarias de 8 bits que representan nmeros codificados en punto flotante con las siguientes caractersticas:
- bit 1 (comenzando por la izquierda): signo (0 = +, 1 = -)
- bits 2 a 5: exponente sesgado (sesgo = 7)
- bits 6 a 8: mantisa de 4 bits significativos (considere la existencia de un dgito entero similar al de la
notacin IEEE-754).
Calcule las cantidades representadas y exprselas en decimal.
(a) 01101001, (b) 00110101, (c) 10100100, (d) 11111111
P6. Interprete la palabra binaria de 8 bits 10110101 como:
- nmero binario natural,
- nmero binario en notacin signo-magnitud.
- nmero binario en notacin complemento a 1,
- nmero binario en notacin complemento a 2,
- nmero binario en notacin exceso 128,
- nmero en notacin punto flotante con las caractersticas del problema anterior,
- smbolo ASCII con bit de paridad
- smbolo ISO-8859-1
P7. Represente el nmero decimal 8620 (a) en BCD, (b) en cdigo exceso 3, (c) en cdigo 2, 4, 2, 1 y (d) como
nmero binario.
Problemas complementarios
P8. Cuntos bits son necesarios como mnimo para representar cada uno de los siguientes nmeros decimales?
50, 1000, 5000, 100000 y 1000000.
Representacin Binaria
P9. Represente el 6 en los siguientes casos:
a) Cdigo Gray asumiendo que se representan del 0 al 7.
b) Cdigo Gray asumiendo que se representan del 0 al 9.
c) Cdigo Gray asumiendo que se representan del 0 al 15.
d) En cdigo ASCII.
e) En cdigo ASCII con paridad par.
f) En cdigo ASCII con paridad impar.
g) En cdigo 2-out-of-5.
P10. Represente con el mnimo n de bits posibles los siguientes nmeros decimales en notacin binaria, signomagnitud, complemento a 1 y complemento a 2:
a) 122;
b) 64;
c) 15;
d) 37.
P11. Un cdigo binario usa 10 bits para representar cada uno de los diez dgitos decimales. A cada dgito le asigna
un cdigo de nueve ceros y un uno. El cdigo binario para el nmero 6, por ejemplo, es 0001000000. Determine el cdigo binario para los nmeros decimales restantes.
P12. Obtenga un cdigo binario pesado para los dgitos de la base 12 usando los pesos 5421.
P13. Recientemente se ha rescatado una extrasima nave espacial que provena de los confines de una desconocida constelacin. Tras mltiples esfuerzos, nuestros cientficos han logrado deducir algunos datos sobre la
civilizacin que la construy. En vez de dos brazos, sus criaturas posean uno solo que terminaba en una
"mano" con un nmero B de dedos. En un cuaderno que encontraron en la nave haba escrito:
5 X 2 - 50X + 125 = 0
X1 = 8, X2 = 5
Suponiendo que tanto el sistema de numeracin como las matemticas extraterrestres hayan tenido una historia similar a las desarrolladas en la Tierra, cuntos dedos (B) posean?
P14. a) Un cdigo binario de nmeros decimales se dice que es un cdigo pesado cuando la posicin de cada bit
lleva asociada un peso numrico y se denomina autocomplementable si el complemento a 9 de cada dgito
D = d3d2d1d0 es Ca9(D) = d3d2d1d0. El cdigo BCD natural es un ejemplo de cdigo decimal pesado pero
no autocomplementable. El cdigo exceso-3 es un ejemplo de cdigo decimal no pesado pero es autocomplementable. Muestre que el siguiente cdigo es ambas cosas: pesado y autocomplementable y determine el
peso de cada bit.
0 = 0000
1 = 0001
2 = 0011
3 = 0100
4 = 1000
5 = 0111
6 = 1011
7 = 1100
8 = 1110
9 = 1111
Representacin Binaria
BOLETIN 2: lgebra de Conmutacin

Problemas bsicos
P1. Para elementos del lgebra de conmutacin, pruebe la validez de:
a) a . b = a . c b = c;
b) a + b = a + c b = c ;
c) a . b = a . c y a + b = a + c b = c.
P2. Encuentre los complementos de las siguientes funciones:
a) f = (b c + a d) (a b + c d)
b) f = b d + a b c + a c d + a b c
c) f = [ ( ab )a ] [ ( ab )b ]
d) f = a b + c d
P3. Obtenga la tabla de verdad de las siguientes expresiones:
a) f = w y z + x y + w y
b) f = (w + x + y) (x + z) (w + x)
P4. Determine y exprese en forma suma de mintrminos y producto de maxtrminos las funciones f 1 + f2 y
f1 . f 2, siendo:
f = ( 1, 2, 3, 5, 6, 7, 13, 14, 15 )
f = ( 0, 4, 8, 9, 10, 14, 15 )
1
2
Repetir para f 1 f2 y la equivalencia: f1 f 2.
P5. Obtenga los mapas de las siguientes funciones:
a) f = ( 5, 6, 7, 12 ) + d ( 1, 3, 8, 10 )
b) f = ( 10, 13, 14, 15 ) d ( 0, 1, 2, 8, 9 )
c) f = ( 1, 2, 3, 8, 12 ) + d ( 17 )
P6. A partir de las tablas de verdad de las siguientes funciones, obtenga las expresiones algebraicas de dichas
funciones y los circuitos lgicos que las realizan:
Tabla 1
Tabla 2
Tabla 3
xy
f1
xy
f2
xy
f3
00
01
10
11
1
0
1
0
00
01
10
11
0
1
1
0
00
01
10
11
1
1
1
0
Tabla 4
xyz
f1
f2
f3
f4
f5
f6
000
001
010
011
100
101
110
111
0
1
0
0
0
1
0
0
1
0
0
1
1
1
0
0
0
0
0
0
1
1
0
0
1
1
1
0
1
1
1
1
1
0
1
0
1
1
1
1
1
0
1
0
1
0
1
0
lgebra de Conmutacin
P7. Reduzca las siguientes expresiones del lgebra de Boole al n de literales solicitado al lado de cada una de
ellas.
a) a b c + a b c + a b c + a b c + a b c
(a cinco literales)
b) b c + a c + a b+ b c d
(a cuatro literales)
c) [ cd + a ] + a + cd + ab (a tres literales)
d) [(a + c + d) (a + c + d) (a + c + d) (a + b)]
(a cuatro literales)
P8. Compruebe las siguientes igualdades:

a) x y + x z + y z = x y + x z
ley del consenso generalizado
b) x (x + y) + z + z y = y + z
c) x y + (x y)' z = x y + z
d) ( w + wx + yz ) = w ( y + z )
e) ( w [ x + y ( z + w ) ] ) = w + xy + xz
f) (w + x + y) (w + x + y) (y + z) (w + z) = (w + y) (y + z)
P9. Obtenga las formas normales en suma de productos y producto de sumas de las siguientes expresiones:
a) f = (a b + a c) (a b)
b) f = x y (v + w) [(x + y) v]
c) f = x + y z
d) f = (a + b + c) (d + a) + b c + a c
P10. Escriba las siguientes funciones como suma de mintrminos:
a) f (a, b, c) = a + b + c
b) f ( a, b, c ) = ( ( a + b ) ( b + c ) )
c) f ( a, b, c, d ) = ( ab + bcd ) + acd
P11. Exprese las siguientes funciones como producto de maxtrminos:
a) f (a, b, c, d) = (a + c) d + b d
b) f (x, y, z) = (x y + z) (y + x z)
c) f ( a, b, c ) = abc + abc
d) f (a, b, c) = (a b + c (a + b)) (b + c)
P12. Sea el circuito combinacional con cuatro entradas A, B, C y D, tres salidas intermedias P, Q y R y dos salidas
T1 y T2, como se muestra en la figura. Slo Q y R pueden tener inespecificaciones.
a) Suponiendo que tanto G 1 como G 2 son puertas AND, obtenga el mapa de la funcin P min (es decir, la funcin P que tiene el menor nmero de mintrminos) que permite obtener T1 y T2.
b) Obtener los mapas para Q y R correspondientes al Pmin anterior. Indicar, explcitamente, las posiciones
de las inespecificaciones.
c) Suponiendo que G1 y G 2 son puertas OR obtenga el mayor P max (la funcin P con mayor nmero de mintrminos) y sus mapas correspondientes para Q y R.
d) Pueden obtenerse Q, P y R si G1 es una puerta AND y G2 una puerta OR? Y si G1 es una puerta OR y
G2 una puerta AND?
Q
A
B
C
D
G1
T1
G2
T2
P
R
= ( 0, 1, 3, 4 , 5 , 7 , 11 , 15 )
T 2 = ( 2, 3, 6, 7, 11, 15 )
P13. Demuestre las siguientes cuestiones:

(a) Que un nmero binario fraccionario con nE bits en su parte entera y nF en su parte fraccionaria puede ser
transformado en su equivalente en base 16 (binario hexadecimal) por agrupacin de 4 bits en 4 bits. Y
viceversa, que el paso hexadecimal a binario se puede hacer por expansin de cada dgito hexadecimal a su
correspondiente valor binario de 4 bits.
(b) Sea A un nmero binario fraccionario con 8 bits en la parte entera y 4 en la parte fraccionaria. Determine
justificadamente la regla de obtencin del Ca2(A).
(c) x x x = ( x x ) ( x
x ) ; donde a b = a b .
1
2
n
1
i
i+1
n
P14. Verifique si se cumplen o no las siguientes igualdades:
(a) M (a, b, c) + M (d, e, f) = M (a + d, b + e, c + f)
(b) M (a, b, c) . M (d, e, f) = M (a.d, b .e, c.f)
(c) M (a, b, M (c, d, e)) = M [M(a, b, c), d, M(a, b, e)]
donde M (x, y, z) es la funcin mayora de x, y, z: M (x, y, z) = x y + x z + y z
BOLETIN 3: Anlisis y Diseo de Circuitos Combinacionales

Problemas bsicos
P1. Analice los siguientes circuitos combinacionales. Para ello, se deber encontrar la funcin algebraica que
representan, y su tabla de verdad o su diagrama de Karnaugh. Ponga tambin la funcin en suma de productos o producto de sumas y realice el nuevo circuito a partir de estas expresiones.
a)
1
&
y
z
1
1
b)
&
x
y
1
&
&
f
1
z
P2. Realice un anlisis lgico de los circuitos representados en la figura correspondiente. Obtenga las expresiones en forma de suma de productos y producto de sumas. Liste los mintrminos y maxtrminos correspondientes. Determine el coste.
a)
x1
x2
=1
x1
f2
x3
&
x4
1
&
f1
Anlisis y Diseo de Circuitos Combinacionales
b)
1
b2
f2&
&
a2
1
x4
&
&
a1
b1
P3. En el circuito de la figura, todas las puertas poseen el mismo retraso de valor .
A
&
&
B
C
&
&
1
&
D
a) Obtenga el mapa de F(A.B,C,D).

b) Considerando el retraso, determine la forma de onda de F si A=B=D=1 y C cambia peridicamente.
c) Igual que b, si A=C=D=1 y B cambia peridicamente.
d) Igual que b, si B=D=1 y A, C son como las representadas:
A
C
e) Interpretar los resultados obtenidos en los apartados b, c y d.

P4. Responda a las siguientes cuestiones:
a) El circuito de la figura contiene una puerta de 5 entradas que
puede ser una NAND5 , una NOR5 o una XNOR5. Cul es el test
?
ms simple que se podra aplicar para averiguar a qu puerta corresponde?
b) Sea la funcin z(x 1, x2, ..., xn) que se define como:
z(x1, x2, ..., x n) = 1 si y slo si x i x j para algn valor de (i, j).
- Si consideramos esta funcin como un operador de n variables, podramos decir que es funcionalmente
completo?
- D una expresin algebraica para z.
P5. Utilizando el mapa de Karnaugh determine las relaciones mnimas en suma de productos y producto de
sumas de las siguientes funciones. Implemente un circuito mnimo en dos niveles.
a) f ( x, y, z, u ) = ( 0, 4, 6, 7, 10, 12, 13, 14 )
b) f ( a, b, c, d ) = ( 3, 5, 7, 11, 13, 15 )
c) f = ( 0, 2, 5, 7, 13, 15, 16, 18, 26, 29, 31 )
P6. Simplifique:
a) f = ( 1, 2, 7, 8, 19, 20, 25 ) + d ( 10, 11, 12, 13, 14, 15, 26, 27, 28 )
b) f = ( 1, 2, 5, 6, 9 ) + d ( 10, 11, 12, 13 , 14, 15 )
c) f = ( 0, 2, 5, 7, 13, 15, 16, 18, 26, 29, 31 ) + d ( 20, 24, 28 )
P7. Las normas de seguridad de los modernos aviones exigen que para seales de vital importancia para la seguridad del aparato, los circuitos deben estar triplicados para que el fallo de uno de ellos no produzca una
catstrofe. En caso de que los tres circuitos no produzcan la misma salida, sta se escoger mediante
votacin. Disee el circuito votador que ha de utilizarse para obtener como resultado el valor mayoritario
de las tres entradas.
P8. Sea F una funcin de un dgito BCD y de una entrada de control X. F vale 1 en los siguientes casos:
1) Si X=1 y el n BCD es mltiplo de 3.
2) Si X=0 y el n BCD tiene un n impar de unos.
Implemente F como un circuito en dos niveles utilizando puertas NAND.
P9. Una caja de seguridad dispone de 5 cerrojos (V, W, X, Y, Z) los cuales deben ser desbloqueados para abrir
la caja. Las llaves de la caja estn distribuidas entre 5 ejecutivos de la siguiente manera: Sr. A tiene llaves
para los cerrojos V, X; Sr. B para V, Y; Sr. C para W, Y; Sr. D para X, Z; Sr. E para V, Z. a) Determine todas
las combinaciones mnimas de ejecutivos requeridos para abrir la caja. b) Determine el ejecutivo esencial.
P10. A partir de puertas de tres entradas, indique cmo podremos realizar operaciones de 5 variables, AND, OR,
NAND, NOR, si: a) slo disponemos de puertas OR; b) slo disponemos de puertas NAND; c) slo disponemos de puertas NOR.
P11. Se pretende disear un circuito comparador de 2 nmeros de 2 bits, A=(a1,a0) y B=(b1,b 0). Dicho circuito
deber tener tres salidas M, I, m, de tal forma que:
* M = 1 sii A>B
* I = 1 sii A=B
* m = 1 sii A<B
Disese exclusivamente con puertas NOR.
P12. Florencio va a ir a una fiesta esta noche, pero no solo. Tiene cuatro nombres en su agenda: Ana, Bea, Carmen
y Diana. Puede invitar a ms de una chica pero no a las cuatro. Para no romper corazones, ha establecido las
siguientes normas:
- Si invita a Bea, debe invitar tambin a Carmen.
- Si invita a Ana y a Carmen, deber tambin invitar a Bea o a Diana.
- Si invita a Carmen o a Diana, o no invita a Ana, deber invitar tambin a Bea.
Antes de llamarlas por telfono, quiere utilizar un circuito que le indique cundo una eleccin no es correcta.
Aydele a disear el circuito ptimo en dos niveles con puertas NAND.
P13. Un circuito que realiza la funcin z(a,b,c) est compuesto de dos subcircuitos (ver figura). La combinacin
de entradas abc = 001 nunca ocurre. La tabla de verdad del subcircuito N 1 es la mostrada. Es posible cambiar algunos valores de u,v,x a inespecificaciones sin modificar z(a,b,c)? Si es as, indique todos ellos y realice un buen diseo de N1 con puertas NOR tras obtener todos los valores inespecificados.
abc
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
10 1
1 1 0
1 1 1
uvx
0 0 1
1 1 0
1 1 1
0 0 0
1 1 0
1 1 1
0 1 0
1 0 1
&
z
a
N1
=1
x
N2
P14. En el diseo de la funcin:
f = ( 4, 5, 6, 7, 8, 9 )d ( 0, 2, 13, 15 )
Se ha dado como solucin el circuito de la figura. Las variables estn en nico ral.
a) Determine, si los hay, todos los errores de la solucin y corrjalos.
b) Para el circuito de la figura, dibuje la forma de onda de salida si b es una seal peridica de frecuencia 20
MHz y acd=011 se mantienen constantes, suponiendo que todas las puertas poseen un tiempo de retraso de
5ns.
&
a
b
&
&
z
c
1
1
&
d
P15. Se desea enviar mensajes de tres bits de una estacin a otra y, para evitar en lo posible los errores, se ha
decidido aadirle al mensaje un bit de paridad impar. Disponiendo nicamente de puertas EXOR y EXNOR
de dos entradas:
a) Disee el circuito, con el menor nmero de puertas posibles, que genere ese bit de paridad impar en la
estacin emisora;
b) Disee tambin el circuito, con el menor nmero de puertas posibles, que compruebe, en la estacin receptora, que el mensaje recibido es correcto.
c) Generalice ambos apartados para n bits.
P16. Analice los siguientes circuitos combinacionales. Para ello, se deber encontrar la funcin algebraica que
representan, y su tabla de verdad o su diagrama de Karnaugh. Ponga tambin la funcin en suma de productos o producto de sumas y realice el nuevo circuito a partir de estas expresiones.
a)
&
x
y
=1
f
1
b)
1
x
y
&
1
10
=1
P17. Realice un anlisis lgico de los circuitos representados en la figura correspondiente. Obtenga las expresiones en forma de suma de productos y producto de sumas. Liste los mintrminos y maxtrminos correspondientes. Determine el coste.
a)
&
x1
x2
&
1
x3
&
x1
x2
x3
&
x3
x2
&
&
x1
x2
b)
x1
&
1
x2
&
x3
&
c)
1
x1
x2
&
f
&
x3
x4
P18. Sea el siguiente circuito:
S
L
&
>1
K
G
Indique razonadamente qu le sobra o le falta a cada uno de los 5 circuitos siguientes (a, b, c, d y e) para
implementar la misma funcin que el circuito dado.
Nota: Slo hay que hacer un cambio o ninguno en cada circuito. Ese cambio puede ser aadir o quitar una
puerta o sustituir una puerta por otra distinta.
>1
G
K
S
>1
L
G
K
>1
(a)
=1
&
>1
S
L
&
(b)
11
S
L
K
&
&
S
>1
&
&
L
&
&
&
G
G
K
(c)
S
G
L
K
&
(d)
&
>1
(e)
P19. Utilizando el mapa de Karnaugh determine las relaciones mnimas en suma de productos y producto de
sumas de las siguientes funciones. Implemente un circuito mnimo en dos niveles.
a) f ( x, y, z, u ) = ( 3, 4, 7, 8, 10, 11, 12 , 13, 14 )
b) f ( x, y, z, u ) = ( 0, 1, 3, 6, 9, 11, 12, 13, 15 )
c) f ( x, y, z, u ) = ( 0, 2, 3, 4, 5, 7, 8, 9, 13, 14, 15 )
d) f = ( 0, 3, 4, 6, 7, 11, 13, 14, 15 )
e) f = ( 0, 1, 2, 4, 6, 8, 9, 12, 13, 14 )
P20. Determine una expresin mnima en suma de productos equivalente a cada una de las siguientes expresiones.
a) f ( a, b, c, d, e ) = ( ce + ce ) ( a + b )d + ( a + b )dce
b) f ( w, x, y, z ) = [ ( w + z ) + ( x + z ) + ( y + z ) ]
P21. Dada las funciones de la figura obtenga la mnima expresin en forma de suma de productos.
edc
ab
000 001 011 010 110 111 101 100
00 0
00 1
01 0
01 1
11 1
11 1
10 0
10 1
12
edc
ab
000 001 011 010 110 111 101 100
P22. Disee de forma ptima un circuito que genere la funcin f y cuya realizacin sea en dos niveles.
a) f = ( 0, 1, 5, 6, 9 ) + d ( 10, 11, 12, 13 , 14, 15 )
b) f = ( 0, 2, 5, 7, 13, 15, 18, 26, 29, 31 ) + d ( 20, 24, 28 )
c) f = ( 13, 15, 17, 18, 19, 20, 21, 23, 25, 27, 29, 30, 31 ) + d ( 1, 2, 12, 24 )
d) f = ( 0, 4, 6, 8, 9, 12, 13, 14, 15, 18, 22, 26, 28, 30, 31 )
e) f = v x y z + v w x y + v w y z + v w x y + v w x y + v w x y + v x y z + v w x y
f) f = ( 0, 3, 5, 8, 10, 11, 14 )
g) f = ( 2, 3, 6, 13, 15, 19, 20, 22, 25, 26, 27 , 28, 29 ) d ( 0, 7, 12, 18, 24 )
P23. Se pretende disear un circuito combinacional que tenga como entrada un n BCD natural y como salida la
parte entera del cociente de su divisin por tres. Se pide: a) exprese las funciones mnimas de salida como
suma de productos y como productos de sumas; b) obtenga las expresiones correspondientes a cada una de
las anteriores, realizadas con un slo tipo de puertas y represente el circuito correspondiente a la mnima de
estas expresiones.
P24. Se desea disear un circuito lgico que tenga 4 entradas y 1, y 0, x 1, x 0. Los pares de bits (y1,y0) y (x1,x 0) representan nmeros binarios de dos bits con y1 y x1 como los bits ms significativos. La nica salida del circuito, z, debe ser 1, si y slo si, el nmero x 1x0 es mayor o igual que el nmero binario y 1y0. Determine una
expresin mnima de suma de productos para z. Disese tambin el circuito lgico que realiza la funcin
pedida.
P25. Realice la funcin f con puertas: a) NAND, b) NOR
f = abcd + abce + acde + abce + abce + abce + abcd + abec
P26. Redisee el circuito de la figura slamente con puertas NAND .
x
&
>1
y
>1
z
P27. Suponga que los nmeros entre 0 y 15 estn representados en binario con cuatro bits: x3, x2, x1, x0, donde
x3 es el bit ms significativo. Disee un circuito que de salida z=1 si y slo si el nmero x3x2x1x0 es un
nmero primo. Base su diseo en la obtencin de una expresin mnima en dos niveles para z.
P28. Las cuatro lneas de entrada de un circuito combinacional corresponden a un nmero natural codificado en
binario natural. Disee un circuito en dos niveles que sirva para detectar cundo un nmero es una potencia
de dos.
P29. Disee un circuito combinacional que acepte un nmero de tres bits y genere un nmero binario de salida
igual al cuadrado del nmero de entrada.
P30. Se desea disear un circuito que, en funcin de una entrada de control C, permita sumar (C=1) o multiplicar
(C=0) nmeros binarios de dos bits. Disese con un nico tipo de puertas.
P31. El horario laboral de una factora es de 8 horas diarias, divididas en tres turnos: de 8 a 11 (primer turno), de
11 a 13 (segundo turno), de 13 a 16 (descanso) y de 16 a 19 (tercer turno).
Se pretende disear un circuito que tenga como entradas la representacin binaria de la hora actual menos
ocho y que proporcione a la salida el nmero de turno que est trabajando (si procede) 0 si es hora de
descanso. Se pide:
a) Exprese las funciones mnimas de salida como suma de productos y como producto de sumas.
b) Obtenga las expresiones correspondientes a cada una de las anteriores funciones realizadas con un slo
tipo de puertas y representar el circuito correspondiente a la mnima de estas expresiones.
13
P32. Disee un circuito combinacional que detecte un error en la representacin de un dgito decimal en BCD.
P33. Disee un circuito combinacional que multiplique por cinco una entrada de dgito decimal representada en
BCD. La salida debe ser tambin en BCD. Demuestre que las salidas pueden obtenerse de las lneas de
entrada sin usar ninguna puerta lgica.
P34. Disee un circuito combinacional cuya entrada es un nmero de cuatro bits y cuya salida es el complemento
a 2 del nmero de entrada.
P35. Disee un circuito de alarma de coche de dos puertas de tal forma que suene la alarma cuando:
* Las puertas estn cerradas, el motor apagado y se abra el maletero.
* El motor est encendido, las puertas cerradas y el maletero abierto.
* El freno de mano quitado, el motor encendido y algunas de las puertas abiertas.
Aada una entrada que permita desactivar la alarma.
P36. Se tiene una palabra de 5 bits: los cuatro ltimos bits representan un dgito BCD; el primero es un bit de
paridad impar. Obtenga la tabla de verdad (o el K-mapa) de las funciones siguientes:
1) f1 se har 1 para valores de entrada que no correspondan con dgitos BCD
2) f2 se har 1 para palabras con paridad incorrecta.
P37. Se ha diseado una puerta de tres entradas llamada bomba (cuyas caractersticas se muestran) con un
resultado desafortunado. Experimentalmente se encuentra que las combinaciones de entrada 101 y 010 hacen
explotar la puerta. Determine si hay que inutilizar las puertas o, por el contrario, pueden ser modificadas
externamente (aadiendo un circuito) de forma que sea funcionalmente completa y que, sin embargo no
explote.
A B C
AB
BOMBA(A,B,C)
00
01
11
10
BOMBA(A,B,C)
P38. Dada una palabra A de n bits y una seal de control C, disee un circuito combinacional cuya salida sea
el Ca1 el Ca2, segn el valor de C. Utilice exclusivamente puertas EXOR y OR.
P39. Disee, con el menor nmero posible de puertas, un divisor por 2 de un dgito BCD. De el resultado con una
cifra decimal (tambin en BCD).
P40. Una cierta puerta de cuatro entradas llamada LIMON realiza la funcin siguiente: LIMON(A,B,C,D) =
BC(A+D)
Suponiendo entradas en doble ral:
a) Realice la funcin: f ( v, x, y, z ) = ( 0, 1, 6, 9, 10, 11, 14, 15 ) con slo tres LIMON y una OR.
b) Puede realizarse cualquier funcin en lgica LIMON/OR?
P41. Una luz se enciende cuando su seal de excitacin est en nivel bajo. Esta seal est controlada por un circuito de cuatro entradas: x1 orden de encender la luz, activa en bajo; x 2 orden de inhibir la luz, activa
en bajo; x3 orden de emergencia, activa en bajo; x4 aviso del estado de la luz en la calle: 1 si es de
da,0 si es de noche. La luz se debe iluminar cuando haya orden de encenderla, el estado de la luz exterior
sea el apropiado y no haya inhibicin, excepto si hay emergencia, en cuyo caso la luz se enciende independientemente de las otras seales.
De una tabla de verdad del circuito que controla la luz, disendolo con los elementos que estime oportunos.
P42. Disee un circuito cuya salida sea el resto de la divisin de un n A de tres bits entre un n B de dos. El n B
nunca puede ser cero.
14
P43. El circuito de la figura ha sido diseado para comparar las magnitudes de dos nmeros binarios de dos bits
a2 a1 y b 2 b1. Si z=1 e y=0, a 2 a1 es el mayor. Si z=0 e y=1, b 2 b1 es el mayor. Si z=y=0, los dos nmeros son
iguales. Sin embargo el circuito propuesto no cumple las especificaciones solicitadas. Compruebe este hecho
y modifique el diseo para que sea correcto.
&
b2
&
1
a2
&
&
y
b1
a1
P44. Un sistema sencillo para hacer votacin secreta es utilizar un circuito combinacional cuyas entradas estn
controladas por interruptores que puedan accionar los miembros del jurado. Cada miembro votar con un SI
o un NO (no hay abstenciones).
El sistema que queremos realizar es el siguiente. Hay dos tribunales: A y B. El tribunal A tiene 4 miembros
(a,b,c, y d) y el tribunal B tres (e,f, y g). El veredicto deber ser:
El del tribunal A en el caso de que no se produzca empate.
Si se produce empate en el tribunal A, el veredicto ser el del tribunal B.
Disee el circuito segn el diagrama de bloques de la figura:
a
b
c
d
CIRCUITO A
CIRCUITO C
e
f
g
CIRCUITO B
P45. La expresin algebraica

C0 = A 0
Ck = (A0 + A1 + ... + Ak-1) Ak

k = 1, 2, ...
proporciona el valor de la salida C k de un circuito en funcin de las entradas A 0, ..., Ak-1, A k.
(a) Disee el circuito correspondiente a cuatro bits de entrada.
(b) Describa verbalmente qu tarea realiza dicho circuito.
(c) Utilizando como mdulo el circuito diseado en (a), realice un nuevo circuito para 12 bits de entrada,
indicando las nuevas entradas y salidas que hay que aadir al mdulo diseado en (a), para que el nuevo circuito de 12 bits pueda operar correctamente.
P46. Las funciones del circuito de la figura dependen, en general de las variables (w,x,y,z). Sabiendo que f2 0
y f3 0 y que f = ( 0, 4, 9, 10, 11, 12 )
a) Determine completamente las funciones (incluyendo inespecificaciones).
b) Realice los circuitos que proporcionan f2 y f3.
15
w
x
z
y
=1
f1
f2
f3
&
>1
f
P47. En la figura se representa una funcin de 4 variables incompletamente especificada. Asigne valores a las
inespecificaciones para conseguir especificar completamente la funcin de la forma que se indica en cada
uno de los casos siguientes.
a) z pasa a depender de slo dos variables.
ab
00 01 11 10
b) z tiene nicamente cinco mintrminos sin implicantes superiores.
cd
c) z tiene exactamente cuatro implicantes primas.
00 1
d d
d
d) z tiene una implicante prima no esencial.
d 0
0
01 d
e) z tiene el mismo nmero de implicantes primas que de implicadas primas.
11 0
d 0
0
10 d
16
BOLETIN 4: Subsistemas Combinacionales

Problemas bsicos
P1. Disee a nivel de puertas lgicas, un decodificador decimal. Las entradas sern los cuatro bits de un dgito
BCD, presentando slo 10 salidas activas a nivel bajo.
P2. Realice la funcin f= (0,3,6) de las siguientes formas:
a) Utilizando un decodificador con salidas activas en nivel alto y puertas OR.
b) Utilizando un decodificador con salidas activas en nivel bajo y puertas AND.
c) Utilizando un decodificador con salidas activas en bajo y puertas NAND.
d) Con un decodificador con salidas activas en alto y puertas NOR.
P3. Se dispone de un decodificador 3:8 con salidas activas en bajo, puertas NOR de 2 entradas y una puerta
NAND de 6 entradas. Sabiendo que las entradas estn en nico ral, realizar la funcin siguiente:
f = (0,3,5,6,7,8,9,10,11,14) . d(1,15)
P4. Se dispone de decodificadores 2 a 4 con seal de habilitacin activa en nivel alto. Disee, con las mismas
caractersticas:
a) Un decodificador 1:2
b) Un decodificador 3:8
c) Un decodificador de 4:16
P5. Disee un codificador de cuatro entradas con salidas en cdigo Gray.
P6. Se tienen dos codificadores de prioridad 4 a 2 como el de la figura. Este dispositivo dispone de una entrada
de habilitacin EI y dos salidas EO y GS. EO se activa cuando el codificador est habilitado pero no hay
ninguna entrada de datos activa, mientras que GS se activa cuando el codificador est habilitado y hay alguna
entrada activa. Disear un codificador de prioridad de 8 a 3 de las mismas caractersticas de los anteriores.
Adems de los dos codificadores, se pueden emplear hasta un mximo de ocho puertas de dos entradas.
EI
I0
I1
I2
I3
EO
GS
COD
Q1
Q0
P7. Implemente un convertidor de cdigo BCD a 7-segmentos a partir de un decodificador y un codificador.

P8. Disee un multiplexor de tres entradas de seleccin y una entrada de habilitacin activa en nivel alto, utilizando puertas NAND.
Nota: cuando la entrada de habilitacin no est activada coloca la salida del multiplexor en nivel bajo.
P9. Realice con multiplexores de dos entradas de seleccin la funcin:
F= (0,1,3,4,5,6,8,9,10,11,12,15,17,20,22,23,25,28,29,30,31)
P10. Dada la funcin:
F(a,b,c)= (0,3,7) + d(1,2,6)
Disela, si es posible, con un slo multiplexor 2:1, sabiendo que las entradas estn en nico ral.
P11. Sea la funcin:
F(a,b,c,d,e)= (2,3,4,5,6,7,8,9,10,14,15,16,17,18,19,20,21).
Realcela utilizando un nico multiplexor de 4 canales, un nico decodificador de 3 a 8 y puertas AND de
dos entradas. Las variables estn en nico ral.
Subsistemas Combinacionales
17
P12. Sea F = (1,3,11,13,21,23,25,31) + d(5,19,27). Implemente esta funcin con un nico demultiplexor 1:8,
una puerta NAND de ocho entradas y puertas NAND de dos entradas.
P13. Implemente la siguiente funcin multisalida haciendo uso de una ROM.
F = (0,1,3,7,9,12,15)
G = (0,1,2,5,6,10,11)
H = (X3 + X2) . (X2 + X1 + X0)
P14. Una ROM de 8 palabras de 2 bits tiene almacenada la siguiente informacin: pos0(0,0), pos1(1,0), pos2(1,0),
pos3(0,1), pos4(1,0), pos5(0,1), pos6(0,1), pos7(1,1). D una expresin algebraica de la funcin que realiza
y disee un circuito equivalente con multiplexores de 4 canales.
P15. Implemente la siguiente funcin multisalida usando una PLA:
F = (0,1,3,7,9,12,15)
G = (0,1,2,5,6,10,11)
H = (X3 + X2) . (X2 + X1 + X0)
P16. Se desea disear un circuito que tenga como entradas dos nmeros de dos bits a=(a 1 a0) b=(b1 b0) y un bit
de paridad par correspondiente a los cuatro bits anteriores. El circuito indicar en una salida si a>b, y en otra
si se ha producido una entrada ilegal (con el bit de paridad mal). El circuito deber realizarse con multiplexores de dos entradas de seleccin y una ROM de 8 posiciones de memoria.
P17. Sean A y B dos nmeros de 5 bits en notacin complemento a 1.
a) Disee un comparador (A>B, A=B, A<B) utilizando un comparador de magnitudes de 4 bits y 3 multiplexores de 4 canales suponiendo que el nmero "-0" no va a ocurrir nunca.
b) Para la solucin anterior, aada circuitera adicional con puertas para dar la solucin en el caso de que
tambin el "-0" pueda ocurrir.
P18. Analice los siguientes circuitos:
a)
x3
0
f
1
x2
x1
b)
1
x2
0
0
0
1
2
31 0
1
x2
0
1
0
1
2
31 0
0
0
x2
0
0
1
2
31 0
0
x2
x2
0
0
1
2
31 0
0
1
2
31 0
x1x3
x4 x5
18
c)
0
1
2
3
&
E
0
f
1
P19. Realice la funcin F= (1,2,3,4,6,7,8,9,14), mediante la PAL de la figura .

&
&
&
>1
&
1
&
&
&
>1
&
1
&
&
&
>1
&
1
19
P20. Para el circuito de la figura, se pide:
a) representar el diagrama de Karnaugh de la funcin f,
b) redisearlo utilizando MUX de 4 canales.
x u
E2 E1
x
y
2
1
0
0
1
2
3
4
5
6
7
&
0
1
2
3 1 0
&
&
&
v z
P21. Analice el circuito de la figura

x
CS
0
1
0
1
D3
0
1
z
A2
A1
A0
D2
POS
0
1
2
3
4
5
6
7
>1
f
D1
D0
0
1
0
1
CONT
F
3
8
0
0
0
5
7
x
P22. Interprete la utilidad del sistema mostrado en la figura.
a
A3
A2
A1
A0
ROM
D4
D3
D2
D1
D0
convertidor
conv
BCD/
7 seg
binario
a
b
c
d
e
f
g
b
c
BCD
conv
BCD/
7 seg
a
b
c
d
e
f
g
b
c
e
d
20
P23. Describa con palabras el funcionamiento del circuito
x>y G
x1
x0
y1
y0
x=y E
x<y L
>1
y1
210
0
1
2
3
4
5
6
7
>1
f
P24. Represente las salidas del siguiente circuito como suma de productos
0
1
2
3
s1 s0
ROM
b
a
c
D3
D2
D1
D0
A2
A1
A0
POS
0
1
2
3
4
5
6
7
>1
f1
f2
CONT
A
D
2
B
C
7
3
7
P25. Analice el circuito de la Figura describiendo con palabras la funcin que realiza. Puede disearse con una
ROM un circuito que realice la misma tarea? En caso afirmativo, indique cmo se hara, as como el contenido de la ROM para los siguientes valores en hexadecimal de X e Y.
XY: 10, 11, 12, 67, 84, AA ,DF
y3
x3
y3
y2
y1
y0
A3
A2
A1
A0
x3
x2
x1
x0
B3
B2
B1
B0
A>B
y2
x2
A=B
y1
x1
0
1 s
&
0
1s
&
0
1s
&
0
1s
&
A<B
y0
x0
z3
z2
z1
z0
1
P26. Sean A= A4A3A2A1A0 y B=B4B3B2B1B0 dos nmeros binarios que nunca pueden representar el valor "-0".
Hay dos seales, S 1 y S0, que indican el tipo de representacin numrica, de acuerdo con el siguiente cdigo.
S1S0 = 00 A y B nmeros sin signo
S1S0 = 01 A y B nmeros en signo-magnitud
S1S0 = 10 A y B nmeros en complemento a 2
S1S0 = 11 A y B nmeros en complemento a 1
Disee un comparador (A>B, A=B, A<B) utilizando un comparador de magnitudes de 4 bits y los MUXs
21
P27. El circuito integrado 74138 es un circuito integrado comercial consistente en un decodificador 3:8 con salidas activas en nivel bajo. Dicho dispositivo dispone tambin de tres entradas de habilitacin, dos de ellas
activas en nivel bajo E 1 y E 2 y una tercera activa en alto E3. Represente la tabla de verdad del decodificador
en funcin de las entradas de datos y de habilitacin. D una expresin algebraica para cada una de las salidas
en funcin de las variables de datos y de las de habilitacin.
P28. Realice las siguientes funciones haciendo uso de los dispositivos que se dan en cada uno de los apartados:
a) Utilizando un decodificador con salidas activas en nivel alto y puertas OR.
b) Utilizando un decodificador con salidas activas en nivel bajo y puertas AND.
c) Utilizando un decodificador con salidas activas en bajo y puertas NAND.
d) Utilizando un decodificador con salidas activas en alto y puertas NOR.
F= (0,9,11,15) + d(1,2,3)
F = (0,3,5) . d(1,2)
F = (1,3,4,6,9,11) . d(7,12,14)
F = (1,2,3,7,8,9)
P29. Encuentre un diseo mnimo para cada una de las siguientes funciones si slo disponemos de un decodificador 3:8 y de puertas de dos entradas.
a) F= (0,9,11,15) + d(1,2,3)
b) F = (0,3,5) . d(1,2)
c) F = (1,3,4,6,9,11) . d(7,12,14)
d) F = (1,2,3,7,8,9)
P30. Un circuito tiene como entradas dos nmeros binarios de dos bits cada uno: Y= y1y0; X= x1x0 .Se desea que
tenga salidas 11 si Y=X, 10 si Y>X y 01 si Y<X. Disee un circuito con un decodificador de 3 a 8 con salidas
activas en alto, un nmero no determinado de puertas NAND de dos entradas y dos puertas NAND de un
nmero de entradas no limitado. Aada una seal de habilitacin (enable). Las entradas estn en nico rail.
Utilice obligatoriamente el decodificador.
P31. Disee un circuito que permita multiplicar dos nmeros binarios de dos bits. Para ello, utilice puertas lgicas
de dos entradas y un decodificador:
a) con salidas activas en alto
b) con salidas activas en bajo
P32. Disee un circuito de 4 entradas y 3 salidas, z0,z1,z2 que realice las siguientes funciones:
z0 vale 1 cuando tres o ms entradas sean 1.
z1 vale 1 cuando haya el mismo nmero de unos que de ceros.
z2 vale 0 cuando dos o ms entradas sean 1.
Para ello se dispone de:
a) Un decodificador con salidas activas en nivel alto y puertas NOR.
b) Un decodificador con salidas activas en bajo y puertas NAND.
P33. Utilizando decodificadores de menos entradas que el dado, se pide:
a) Cmo implementar un decodificador de 2 a 4?
b) Cmo implementar un decodificador de 3 a 8?
c) Cmo implementar un decodificador de 4 a 16?
Indique en cada apartado qu alternativa conduce al menor nmero de decodificadores.
P34. Utilizando decodificadores 74138 (ejercicio 2) y el menor nmero de puertas posible, cmo diseara ...
a) un decodificador 4 a 16
b) un decodificador 5 a 32?
P35. Disee un codificador de prioridad de 4 entradas activas en el nivel bajo. Aada una salida que indique
cundo no hay ninguna entrada activa.
22
P36. Disee los siguientes convertidores de cdigo:
a) BCD - Exceso-3
b) BCD - 2 de 5
P37. Implemente un circuito que realice la conversin BCD a Gray utilizando decodificadores y puertas.
P38. Realice las funciones de conmutacin siguientes utilizando multiplexores de 4 canales.
a) F= (0,1,3,4)
b) F= (2,4,5,7)
c) F= (0,3,4)
d) F= (1,2,3,6,7)
e) F= (1,2,4,5,6,9,15)
P39. Realice las funciones del ejercicio anterior con:
a) MUX-1
b) MUX-2
c) MUX-3
P40. Disee un circuito que a la salida de un multiplexor 8:1 realice la funcin:
F= (3,4,5,11,12,13,14,15,16,17,24,26,28,29,31)
Para el diseo se pueden usar, adems de dicho multiplexor, un mximo de 8 puertas de 2 entradas.
P41. Un sistema de comunicacin permite transmitir dos cdigos de cuatro bits: CA = 0010 y CB = 1101. Sin
embargo, en dicha transmisin pueden aparecer errores. Disee un circuito con cuatro entradas (el cdigo de
4 bits) y 3 salidas A, B, C. La salida A se hace igual a 1 si el cdigo recibido es el 0010 o ese mismo cdigo
con un error en un bit. La salida B se har 1 si el cdigo recibido es el 1101 o ese mismo con un error en un
bit. La salida C se hace 1 si el cdigo recibido difiere en dos bits de los cdigos 0010 y 1101. Dise la funcin A con MUX 2:1, la funcin B con puertas NAND, y la C con puertas NOR.
P42. El bloque A de la figura pone su salida yk=1 si y slo si hay k entradas a 1. Disee la unidad B para que el
bloque completo C ponga zj=1 si y slo si hay j entradas a 1.
Utilice slo MUX 2:1.
C
y0
y1
y2
y3
X0
X1
X2
Z0
Z1
Z2
Z3
Z4
X3
P43. Se quiere realizar un convertidor de un dgito BCD a un cdigo de peso (8, 4, -2, -1). Encuentre la expresin
mnima en dos niveles para cada una de las salidas y realice el convertidor con MUX 4:1.
Nota: Un nmero a3a2a1a0 en cdigo pesado ( 8, 4, -2, -1) vale:
a3a2a1a0 = ( 8*a3 + 4*a2 - 2*a1 - 1*a0 )
P44. En una prctica de laboratorio se pretende montar el circuito siguiente:
x
y
2
1
0
DEC
0
1
2
3
4
5
6
7
0
1
2
310
Sin embargo, el laboratorio es un desastre.

a) El da que va el grupo M resulta que no hay multiplexores, con lo nico que podemos contar es con una
23
puerta NAND de ocho entradas adems del decodificador previsto.
Obtenga el circuito equivalente al dado con el material disponible.
b) El da que va el grupo P ya disponemos de los multiplexores necesarios, pero ahora han desaparecido los
decodificadores.
Obtenga un circuito equivalente al dado utilizando un slo multiplexor como el previsto en la prctica.
Nota: Disponemos de las variables en nico ral. La entrada de habilitacin del multiplexor hace: F=0 si E=0
y F=MUX si E=1.
P45. Utilizando multiplexores de menos entradas de seleccin que el dado, se pide:
a) Cmo implementara un MUX de 3 entradas de seleccin?
b) Cmo implementara un MUX de 2 entradas de seleccin?
c) Cmo implementara un MUX de 4 entradas de seleccin?
P46. Realice un circuito que haga la conversin de un cdigo 2 de 5 a cdigo 7-segmentos. Para ello se dispone
de una PLA de 5 entradas, 10 trminos producto y 7 salidas.
Nota: no se trata de encontrar una realizacin mnima sino una que quepa dentro de la PLA.
P47. Se desea disear un circuito combinacional para que genere el producto aritmtico de dos nmeros de dos
bits A1A0 y B1B0. Los bits de entrada se activan en nivel alto y las salidas en bajo. Dibuje el circuito siguiendo el patrn de una PLA. Exprese las salidas como suma de productos.
P48. Una llamada de telfono puede dirigirse a cuatro secretarias. (Nunca hay ms de una llamada simultneamente). La recepcionista distribuir las llamadas segn el siguiente criterio:
Si la llamada procede de empresas de alimentacin o de ropa se pasa a la secretaria n o 4.
Si procede de una empresa de venta de ordenadores o de un banco se pasar a la tercera secretaria.
Si se trata de una llamada procedente de una empresa de viajes o del aeropuerto deber sonar el telfono de
la segunda secretaria.
En cualquier otro caso se enviar a la primera.
Disee un circuito que indique el nmero de la secretaria que deber recibir la llamada, utilizando un nico
codificador 8:3, una NOR de 2 entradas y una NOR de 6 entradas.
P49. Se desea obtener el nmero de unos que hay en cinco seales A, B, C, D y E en ral simple. Disee el circuito
si slo dispone de dos MUX4:1, un decodificador 3:8 con salidas activas en baja, 4 puertas NAND de 6 entradas, dos inversores y cuatro puertas XOR.
P50. Se desea realizar un convertidor de cdigo, de entrada 2-entre-5 y de salida BCD. Adems, este circuito
deber poseer otra salida que detecte un error en la entrada. En el caso de que ocurra tal error, las salidas
BCD se pondrn en alta impedancia.
a) Realice el detector de error usando un MUX 8:1 y puertas.
b) Realice el convertidor 2-entre-5 a BCD usando un PLA de no ms de 10 trminos producto (AND).
c) Dibuje el circuito completo.
P51. Una puerta umbral (Figura 1) activa su salida, Z = 1, si el valor de sus entradas, tomadas como nmero binario A(10 = an-1...a1a0(2, es mayor o igual al umbral interno "i".
a) Disee una puerta umbral de n entradas utilizando subsistemas combinacionales y puertas lgicas.
b) En la Figura 2 aparece un circuito formado, nicamente, por puertas umbrales. Analice dicho circuito.
c) Redisee el circuito de la Figura 2 utilizando exclusivamente MUXs de 4 canales.
A
an-1
n-1
a1
a0
1
0
1 si A > i
0 si A < i
Z=
Figura 1
24
2
1
0
Figura 2
P52. Un desplazador a la derecha de n bits, es un circuito combinacional que tiene como entrada un nmero A de
n bits, m seales de control sm-1,..s0 que indican el nmero de posiciones que se desplazar a la derecha el
nmero de entrada A, y genera la salida Z de n bits, correspondientes al nmero A desplazado. As por ejemplo, para un desplazador de 8 bits, cuya entrada sea 10010101 y las seales de control s 2s1s0 = 010, se genera
un desplazamiento de 2 posiciones a la derecha, dando como resultado la salida XX100101. Si s2s1s0 = 000
no hay desplazamiento.
a) Disee un desplazador a la derecha de n=4 bits y m=2 bits, utilizando 4 MUXs de 4 canales. Suponga que
los bits ms significativos del resultado se llenan con 0s.Para el ejemplo anterior, la salida sera 00100101.
b) Dibuje las formas de onda de las salidas, cuando A3A2A1A0=1011 y las seales s1s0 cambian segn la
secuencia "00,01,00,11,00,10" con una frecuencia de 1kHz.
c) Indique una aplicacin aritmtica para el desplazador.
P53. La figura muestra un comparador de dos nmeros de 1 bit y su tabla de verdad. Se desea obtener un comparador de nmeros de 6 bits utilizando exclusivamente comparadores de 1 bit. El diseo debe contemplar
que el tiempo de retraso no supere 4T, donde T es el retraso asociado al comparador de 1 bit
Ci Ai Bi
Ei
0
1
1
1
1
0
1
0
0
1
X
0
0
1
1
X
0
1
0
1
Bi
Ai
Ci
Comparador
de 1 bit
Ei
P54. Un sistema que mide peridicamente la temperatura de un experimento de laboratorio da la informacin utilizando nmeros de 4 bits en notacin complemento a dos. Disee un circuito que detecte el intervalo cerrado
de cdigos [-5,4] utilizando exclusivamente comparadores de magnitud de cualquier n de bits y puertas de
dos entradas que no sean operadores lgicos universales.
P55. En un determinado sistema microcomputador, existen 3 subsistemas que procesan la informacin de forma
independiente a travs de cuatro fases de operacin. Por propsitos de control, es necesario conocer:
a) Cundo dos o ms subsistemas estn en la misma fase.
b) Cuando exactamente dos subsistemas estn en la misma fase.
Cada subsistema genera una seal de dos bits para indicar en que fase se encuentra (00,01,10,11). Disee un
circuito que permita conocer cuando el conjunto de subsistemas se encuentra en alguna de las situaciones a)
y b).
P56. a) Realice un MUX2:1 utilizando exclusivamente puertas NAND de 2 entradas. Incluya tambin una seal
de habilitacin, definiendo previamente cmo acta (esto es, cul es su nivel activo y cmo es la salida
cuando hay deshabilitacin.
b) Repita "a)" utilizando slo puertas NOR de 2 entradas.
c) Describa el circuito de la Figura. (En particular, debe dar nombre a todos los terminales, identificando si
son entradas y salidas, cules son sus niveles activos y su significado funcional; describir la operacin del
25
circuito; etc.). Dibuje el smbolo que corresponde a este circuito tomado como subsistema.
&
=1
&
=1
&
=1
&
=1
&
=1
&
=1
&
=1
&
&
=1
&

a
>1
b
c
e1
b
c
e
0
1
2
e2
d
f
0
1
2
3
4
5
6
7
0
1
2
3
f
1 0
0
1s
a
26
P58. Redisee en dos niveles el cicuito de la figura
ROM
x
y
z
D4
D3
D2
D1
D0
A2
A1
A0
>1
A2A1A0
D4D3D2 D1D0
0
0
0
0
1
1
1
1
0
1
0
1
0
1
0
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
2
3 1 0
0
1
1
1
0
1
1
0
0
X
X
1
0
X
0
X
0
1
0
1
0
1
0
0
u v
0
0
0
1
0
0
0
1
P59. Para el circuito de la figura se pide:

a) Analizarlo
b) Redisearlo utilizando MUX de 8 canales.
X0
X1
&
X2
X3
>1
0
1s
ROM
E
X0
X1
0
1
DEC
POS
0
1
2
3
4
5
6
7
D0
D1
A0
A1
A2
A3
0
1
2
3
CONT(HEX)
4
5
6
7
0
1
2
3
>1
D2
D3
POS
CONT(HEX)
8
9
10
11
12
13
14
15
C
D
E
F
8
9
A
B
27
y
x
0
1s
0
1
E
y
1
0
0
1
2
3
0
1 s
d0
d1
d2
d3
1s
1 s
P61. Redisee el circuito de la figura utilizando MUX de 4 canales.

x
pos
0
1
2
3
0
1s
y
E
z
y
1
0
ROM
0
1
2
3
>1
A1
A0
D3
&
>1
D2
D1
cont
B
0
F
C
>1
D0
4:1 que se necesiten.

P62. Disee la funcin multisalida
f 1 ( a, b, c ) = ( 0, 2, 4 , 6 )
f 2 ( a, b, c ) = ( 1, 2, 3, 6 )
f 3 ( a, b, c ) = ( 2, 5, 6, 7 )
Haciendo uso de: a) una ROM; b) una PLA;c) una PLA del tipo AND-NOR.
P63. Sean f ( a, b, c, d, e ) = ( 2, 4, 5, 9, 10, 11, 13, 18, 20, 21, 24 , 26, 27 , 29, 31 ) + d ( 0 )
g ( a, b, c, d, e ) = ( 4, 6, 7, 10 , 11 , 14 , 17 , 20 , 22 , 24 ) + d ( 0, 25, 26, 27, 28, 29, 30 )
Disponemos de una ROM de tres lneas de direccin y hasta 10 MUX 2:1.
a) Disee las funciones f y g
b) Obtenga, adems, la funcin h =f . g
Las variables estn en nico ral.
P64. Necesitamos un circuito lgico con cuatro entradas que genere una salida z que se activa cuando se satisface
una de las dos condiciones siguientes, pero no las dos:
1) Ambas entradas, a y b, son activas.
2) O bien c o d o ambas son activas.
Disee este circuito en cada uno de los casos siguientes:
a) Con MUXs de 4 canales, suponiendo que a y b son activas en nivel alto, c y d activas en bajo y z activa
en bajo.
b) Con un DEC 3:8 con salidas activas en alto, una puerta NAND de 6 entradas y un nmero no mayor de 8
puertas NAND de dos entradas, suponiendo que todas las entradas y salidas son activas en alto.
28
P65. Redisee el circuito de la figura, utilizando slo MUXs 2:1. Deber reducirse en lo posible el nmero de
multiplexores. La nica entrada disponible en doble ral es "e".
1
0
e
0
e
1
e
1
0
1
2
3
4
5
6
7
0
1
z
s
2 1 0
a b d
P66. Demuestre algebraicamente cmo se obtiene, si es posible, una puerta EXOR de dos entradas utilizando
exclusivamente dos decodificadores de 2:4.
P67. Cinco soldados A,B,C,D y E son voluntarios para una importante misin si se cumplen todas las siguientes
condiciones:
1) A o B o ambos, tienen que ir.
2) C o E, pero no ambos, tienen que ir.
3) O van A y C, o no van ni A ni C.
4) Si D va, entonces E tambin tiene que ir.
5) Si B va, entonces tambin A y D tiene que ir.
a) Obtenga la expresin mnima de la funcin que indica cundo se cumplen las condiciones.
b) Disee un circuito que realice la funcin utilizando nicamente multiplexores 8:1 (las variables estn en
nico ral).
P68. Se dispone de circuitos comparadores de magnitud de 4 bits y puertas lgicas. Disese un comparador de
nmeros de 16 bits.
P69. Empleando un multiplexor de tres entradas de seleccin y todos los multiplexores que hagan falta de dos
entradas de seleccin, realice la funcin lgica f(x1,x2,..x 6) que se caracteriza por tomar el valor 1 si y slo
si se cumple:
x1+x2+x3+2x4+2x 5+3x6 > 4
donde xi={0,1} para i={1,2,..,6} y las operaciones de adicin y multiplicacin indicadas son aritmticas.
P70. Disee un circuito combinacional que tenga como entradas tres nmeros sin signo A, B y C de n bits cada
uno, y una salida Z que indique cul de los nmeros B o C es ms prximo al nmero A. Haga un diseo con
subsistemas combinacionales. Suponga que A B, AC y C B.
P71. Determinado proceso qumico es controlado por dos sistemas idnticos S1 y S2. Cada sistema mide dos
parmetros: valor de ajuste (A1 y A2, cada uno de dos bits) y valor base (B1 y B2, cada uno de cuatro bits).
La operacin es de la siguiente forma:
- Si los valores base medidos por ambos sistemas difieren en menos de tres unidades, el valor de salida corresponder a la base medida por S1.
- Si los valores base de S1 y S2 difieren en tres o ms unidades, el valor de salida corresponder a la resta
"valor base menos valor de ajuste" del sistema que haya medido mayor valor base.
Muestre un diagrama de bloques y realice un diseo utilizando subsistemas combinacionales.
P72. Sea el bloque lgico A que compara la magnitud de dos nmeros de tres bits, X3 = x1x2x3 e Y3 = y1y2y3
donde x3 e y3 son los bits menos significativos. El bloque A tiene dos salidas G 3 y S3 tales que G3 = 1 si y
slo si X 3>Y3; S3 = 1 si y slo si X3<Y3 y G3 = S3 = 0 si y slo si X3 = Y3.
a) Disee una unidad lgica B tal que junto con el bloque A sirva para comparar dos nmeros de cuatro bits
29
(X4 = x1x2x3x4 e Y 4 = y 1y2y3y4) tal como se muestra en la figura. Obtenga expresiones para G 4 y S4 en funcin de las entradas al bloque B y muestre una realizacin de estas expresiones usando slo puertas NAND.
b) Muestre una realizacin del bloque A utilizando slo bloques de tipo B.
Las constantes 0 y 1 estn disponibles.
x1
x2
x3
G3
S3
A
y1
y2
y3
30
B
x4
y4
G4
S4
BOLETIN 5: Artmtica Binaria y Circuitos Aritmticos

Problemas bsicos
P1. Realice las operaciones aritmticas siguientes en binario utilizando la notacin en complemento a 2
y compruebe el resultado usando la aritmtica decimal.
1) (+42) + (-13)
2) (+42)-(-13)
3) (-42)+(-13)
4) (-42)-(-13)
P2. Sea una ALU de 8 bits que entre otras operaciones realiza la suma sin signo(SSS) y la suma en complemento
a dos (SC2). Indique justificadamente:
a) Dados dos nmeros positivos A y B, da igual sumarlos mediante SSS que mediante SC2?
b) En qu consisten y cmo se reconocen los errores de desbordamiento (overflow)? En su caso, cmo
puede obtenerse el resultado correcto?
c) Realice, si es posible, las siguientes operaciones indicando si es con SSS o SC2.
1. (-75) + 125
2. (-75) +(-125)
3. 75 + (-125)
4. 75+125
P3. La ALU de 4 bits de la figura se incluye dentro de un circuito integrado. Muestre las conexiones entre 3 CI
para formar una ALU de 12 bits. Asigne los arrastres de entrada y salida en la ALU de 12 bits.
S2
S1
S0
Cin
A3 A 2 A1 A0
B3 B 2 B1 B0
ALU
F3 F2 F1 F0
Cout
P4. Disee un circuito aritmtico con dos variables de seleccin s1 y s0 que genera las siguientes operaciones
aritmticas. Dibuje el diagrama lgico de una etapa tpica.
Cin = 1
s1 s0
Cin = 0
0
0
1
1
0
1
0
1
F = A+B
F=A
F=B
F = A+B
F = A+B+1
F = A+1
F = B+1
F = A+B+1
P5. Se desea obtener el valor de un nmero binario sin signo A, de 8 bit (A=A 7-0), multiplicado por 129.
a) Obtenga un circuito que lo realice. No pueden utilizarse circuitos aritmticos de n bits
( n > 1), pero si semisumadores (HA), sumadores completos(FA) y puertas.
b) Repita para (A * 40).
P6. Disee un circuito aritmtico con una variable de seleccin s y dos entradas de datos A y B. Cuando s=0 el
circuito realiza la operacin de suma F= A+B. Cuando s=1, el circuito realiza la operacin de incremento
F=A+1. Suponga A y B nmeros de 4 bits.
P7. Se dispone de una ALU de 8 bits muy simple, ya que slo hace las operaciones de "suma" y " transfiere el
Artmtica Binaria y Circuitos Aritmticos
31
complemento", como se indica en la figura adjunta
B
X Cin
Cout
V
X
ALU[8]
Cin
0
0
1
0
1
-
A+B
A+B+1
A
Considere dos nmeros con signo de 16 bits ( K y L), representados en complemento a dos. Cada uno est
escrito en dos palabras de 8 bits, una con la parte ms significativa (H) y otra con la menos significativa (L),
es decir, (K= KHKL y L=LHLL).
a) Utilizando una sola ALU, indique justificadamente, qu hay que realizar para obtener M=K+L
(M=MHML) incluyendo la posiblidad de desbordamiento (overflow). No hay que explicar cmo se almacenan los resultados intermedios, sino que, simplemente, hay que decir que se almacenan.
b) Repita el apartado anterior para obtener M=K-L.c) Disee la ALU con puertas y sumadores completos
(Full Adder) de 1 bit.
P8. En el circuito de la Figura hay, entre otros, un sumador paralelo de "n" bits y un bloque "transfiere/complementa" B (representado por n XOR). Describa funcionalmente el circuito. (Esto es, represente su operacin
en forma de tabla y explquelo verbalmente).
B
n XOR
a
Cout
n bits
a+b
x1
&
x3
Cin
1
x2
P9. Realice las siguientes sumas sin pasar a base decimal:
a) 1110 (2 + 1001 (2
b) 100.1(2 + 111(2
c) F02B(16 +1021(16
d) 1230(4 + 23(4
P10. Multiplique los nmeros del problema anterior sin pasar a base decimal. Qu regla puede encontrarse para
multiplicar o dividir nmeros binarios por o entre nmeros que sean potencias de 2?
P11. Sean A y B dos nmeros binarios. Determine en funcin del nmero de bits de A y B el mayor nmero de
bits de A+B y A *B. Realice en binario las sumas 110 + 35 y 110 +73 suponiendo que se dispone de un solo
byte.
P12. Realice la substraccin de los siguientes nmeros binarios usando el complemento a dos.
Comprube la respuesta por substraccin directa.
a) 11010 - 1101
b) 11010 -10000
32
c) 10010 - 10011
d) 100 - 110000
P13. Disee a nivel de puertas un sumador completo de tres bits (adems de posibles acarreos). Utilizando el diseo anterior, realice un sumador paralelo de 3 nmeros de n bits.
P14. Realice las siguientes operaciones utilizando 10 bits, 3 de ellos para la parte fraccionaria, usando la notacin
en complemento a 2. Compruebe el resultado verificando los posibles errores.
a) (+22.25) +(+13.13)
b) (+22.25) - (+13.13)
c) (-22.25) + (+13.13)
d) (-22.25) - (+13.13)
P15. Muestre la palabra de 8 bits que representan los nmeros +36 y -36 en las tres notaciones (S-M, Ca1, Ca2).
Represente tambin el resultado de multiplicar por dos y de dividir por dos, esos nmeros. Qu relacin hay
entre la palabra inicial y la final?
P16. Los nmeros binarios listados a continuacin corresponden a nmeros con signo en notacin complemento
a 2. Realice las operaciones y compruebe los resultados operando en decimal.
a) 001110 + 110010
b) 010101 + 000011
c) 111001 + 001010
d) 101011 + 111000
e) 011101 + 001010
f) 010101 - 000111
g) 001010 - 111001
h) 111001 - 001010
i) 101011 - 100110
j) 100110 - 011101
P17. Realice las siguientes operaciones en binario comprobando el resultado:
a) 22 x 18
c) 18 x 40
e) 168 :14
b) 75 x 8
d) 61 : 16
f) 168 : 20
P18. Se dispone de circuitos lgicos ITE. Estos circuitos poseen tres entradas y una salida, y realiza la siguiente
funcin de conmutacin ITE(f,g,h)=f.g + f.h. Realice la etapa tpica de una unidad lgica que responde a la
siguiente tabla, segn la organizacin indicada en la figura y utilizando, exclusivamente, MUX 4:1 en el C.C.
Las entradas se disponen en ral doble.
S2
0
0
0
0
1
1
1
1
S 1 S0
0 0
0 1
1 0
1 1
0 0
0 1
1 0
1 1
Fi
Ai
Bi
AiBi
Ai+Bi
AiBi
Ai+Bi
Exor(Ai,Bi)
Nexor(Ai,Bi)
Ai
Bi
S2
S1
f
C.C.
g
h
I
T
E
Fi
S0
P19. Sean dos nmeros A y B sin signo, de dos bits cada uno. Realice un circuito que calcule A-B y presente el
resultado en notacin signo-magnitud. Utilice slo puertas NAND (variables en doble ral). Modifique el circuito anterior si las puertas slo tienen 3 entradas.
33
BOLETIN 6: Anlisis y Diseo de Circuitos Secuenciales.

Problemas bsicos
P1. Obtenga los biestables D y T a partir del biestable JK.
P2. Para las secuencias de entrada de la figura, encuentre la forma de onda de salida para el caso de un biestable
JK disparado por flanco negativo. Idem para el caso de ser disparado por flanco positivo.
CLK
J
P3. Analice el circuito de la figura.

1
J1 q1
K1
&
X
>1
J3
q2
J2
K2
q3
K3
CLK
&
0
T1
1
X
q1
J2
q2
q1
K2
q2
>1
0
D 1
E 2
1 C
3
0
&
CLK
q1
q2
q3
34
D3 q3
>1
Z
Anlisis y Diseo de Circuitos Secuenciales.
P5. Un circuito secuencial sncrono se ha obtenido de acuerdo con el esquema de la figura. Correspondera este
circuito a la estructura general de los circuito secuencial sncrono?. Analcelo hasta obtener su tabla de estados. (La ROM ha sido programada de acuerdo con la tabla adjunta, donde $ representa posicin y [$] su contenido).
$
[$]
d0
A0
Z
X
A
0
d1
A1
B
1
d2
A2
6
2
d3
8
A3
3
ROM
6
4
C
5
q3 D3
7
6
6
7
q3
4
8
7
9
q2 D2
D
A
q2
1
B
8
C
q1 D1
4
D
q1
A
E
9
F
CLK
P6. Analice el circuito de la figura. Encuentre la forma de onda de la salida para la secuencia de entradas dada.
>1
D 1 q1
q1
&
>1
J2
q2
K2
q2
CLK
CLK
X
Y
35
P7. Para el circuito de la figura, dibuje la forma de onda de la salida para las secuencias que se muestran.
Suponga que el sistema parte del estado (q1,q2,q3)=(0,0,0).
Y
1
1
1
PR CL
q1
J1
K1
>1
PR CL
q2
D2
q2
q1
&
CLK2
X
1
Y
CLK1
PR CL
q3
D3
q3
CLK2
CLK1
CLK2
Y
X
P8. Analice el circuito de la figura donde los biestables son disparados por flanco y obtenga la secuencia que
genera partiendo del estado inicial q1q2q3q4 = 1000.
q2
q1
D1
q1
D2
q2
q4
q3
D3
q3
D4
q4
CLK
=1
Este circuito posee bloqueo. Usando puertas lgicas, modifique el circuito (aadiendo lo necesario) de forma
que se evite el bloqueo:
1. utilizando las seales asncronas de los biestables (no mostradas en la figura)
2. sin utilizar las seales asncronas de los biestables.
Qu ocurrira en el caso de que los biestables fuesen disparados por nivel?
36
P9. Analice el circuito de la figura. Se pretende redisearlo utilizando biestables de tipo T y puertas NAND.
Qu tipo de biestable T debe ser elegido para que el nuevo circuito opere exactamente como el de la figura?.
Obtenga ese nuevo circuito.
X2
>1
1
PR CL
PR CL
X1
J1
q1
K1
q1
>1
J2
q2
K2
q2
&
Z
=1
P10. Analice el circuito secuencial sncrono de la figura, sabiendo que la tabla de transicin del biestable MP es
la que aparece en la misma. Disee un biestable MP a partir de un JK y puertas.
M
X
>1
P
M P
0
0
1
1
0
1
0
1
q(t+1)
q(t)
q(t)
q(t)
1
P11. Construya la tabla de estados para una mquina de Mealy con una entrada X y una salida Z, que detecte la
llegada de tres ceros o tres unos consecutivos, dando una salida Z=1 coincidiendo con la aparicin del tercer
bit.
P12. Construya el diagrama de transicin de estados simplificado de un autmata de Mealy con dos entradas X,Y
y una salida Z que cumpla las siguientes caractersticas:
a) cuando X pasa de 1 a 0, Z=1
b) cuando Y pasa de 1 a 0, Z=0
c) en otro caso Z no cambia de valor.
X,Y no pueden valer simultneamente 1. De un ciclo al siguiente, slo puede cambiar una variable de
entrada, no las dos a la vez.
37
P13. Ha recibido de un viejo amigo la siguiente carta:
Querido amigo:
Al poco tiempo de comprar esta vieja mansin tuve la desagradable
sorpresa de comprobar que est hechizada con dos sonidos de ultratumba
que la hacen prcticamente inhabitable: un canto picaresco y una risa
sardnica.
An conservo sin embargo cierta esperanza, pues la experiencia me ha
demostrado que su comportamiento obedece ciertas leyes, oscuras pero
infalibles, y que puede modificarse tocando el rgano o quemando incienso.
En cada minuto, cada sonido est presente o ausente. Lo que cada uno
de ellos har en el minuto siguiente depende de lo que pasa en el minuto
actual, de la siguiente manera:
El canto conservar el mismo estado (presente o ausente) salvo si
durante el minuto actual no se oye risa y toco el rgano, en cuyo caso el
canto toma el estado opuesto.
En cuanto a la risa, si no quemo incienso se oir o no segn el canto
est presente o ausente (de modo que la risa imita el canto con un minuto de
retardo). Ahora bien, si quemo incienso la risa har justamente lo contrario
de lo que haca el canto.
En el momento en que te escribo, estoy oyendo a la vez la risa y el
canto. Te quedar muy agradecido si me dices qu manipulaciones de
rgano e incienso debo seguir para restablecer definitivamente la calma.
Conteste la carta.
P14. Para el circuito de la figura se pide:
a) Analizarlo.
b) Indicar la secuencia de salida que se obtiene si inicialmente los tres biestables tienen salida cero.
c) Indicar cmo pueden sustituirse los biestables D y JK por biestables P-M sin tener que redisear el circuito.
=1
P1
q1
>1
D2
q2
q2
&
M1 q1
J3
q3
K3
q3
CLK
&
Z
P M
0
0
1
1
0
1
0
1
Q(t+1)
Q(t)
1
0
Q(t)
P15. Obtenga el diagrama de estados de un circuito con dos entradas, X e Y, que de salida Z=1 cuando en los
cuatro ltimos ciclos de reloj, las entradas hayan sido 11, 01, 01, 11.
38
P16. Disee un chequeador de paridad para caracteres de 4 bits. El circuito recibir, partiendo de un estado inicial,
4 bits en serie por una lnea de entrada, X; coincidiendo con el cuarto bit, la salida del circuito ser 1, si y
solo si el nmero total de unos recibidos ha sido par. Tras la recepcin del cuarto bit, el circuito volver a
aceptar en la entrada un nuevo carcter de 4 bits. Utilice en el diseo biestables D.
P17. Disee un circuito secuencial sncrono que reciba una entrada X y produzca una salida Z=1, despus de que
haya recibido las secuencias de entrada 0, 0, 1 1, 0, 0. Comience el diseo por un estado de reset.
P18. Disee un autmata de Mealy con dos entradas X, Y y una salida Z cuyo funcionamiento sea el siguiente:
a) si XY = 00, entonces Z = 0.
b) si XY = 11, despus de que las entradas hayan sido durante dos ciclos de reloj XY = 01, entonces Z = 1.
En el resto de los casos se mantiene la salida.
Nota: en cada ciclo slo puede cambiar una variable de entrada, no las dos a la vez.
P19. Un circuito secuencial tiene dos entradas y dos salidas.Las entradas (X1,X2), representan un nmero en binario natural de dos bits, N. Si el valor presente de N es mayor que el valor inmediatamente anterior, entonces,
Z1 = 1. Si dicho valor es menor, entonces la salida Z2 = 1. En cualquier otro caso, Z 1 = Z2 = 0. Se pide:
1) Escribir la tabla de transicin correspondiente del circuito, como autmata de Mealy.
2) Disee el circuito con biestables JK disparados por flanco negativo de la seal de reloj.
3) Repita el diseo utilizando una ROM y biestables D.
4) Cuntos estados tendra el circuito como autmata de Moore?
P20. En un osciloscopio se observa el siguiente comportamiento:
Ck
X
q1
q2
Za
Zb
Realice el circuito con biestables T y puertas NAND.
P21. Se desean obtener 4 seales Z 1, Z2, Z3, Z4 a partir de una seal de reloj CLK disponible en un determinado
sistema. Realice el circuito correspondiente utilizando exclusivamente:
2 biestables JK, un DEC 2:4 y 4 puertas AND.
CLK
Z1
Z2
Z3
Z4
39
P22. Para el dispositivo de memoria que se muestra a continuacin:
a) Obtenga su tabla de excitacin.
b) Razone si es posible implementar cualquier mquina de estados utilizando este tipo de dispositivo como
elemento de memoria.
c) Con dos de estos elementos de memoria y las puertas necesarias, realice un circuito que implemente la
Tabla de estados. Elija una asignacin de estados adecuada, sin consideraciones de costes.
X
q
y
y
0
1
CLK
Q
0
q
A,1
B,1
Tabla de estados
NS, Z
P23. Por una lnea X se recibe, bit a bit, un nmero binario N, empezando por el menos significativo.
a) Obtenga la tabla de estados mnima correspondiente al circuito que permite generar una nica salida Z con
el valor Z = 2*N.
b) Repita el apartado a) para obtener Z = 3*N
(Obsrvese que 3*N = 2*N + N = N + N + N).
Comience por un estado de reset. No tenga en cuenta cundo acaba N.
P24. Se pretende disear el circuito secuencial MON que tiene por objeto monitorizar las condiciones de salud de
un paciente en la cama de un hospital. La entrada de MON es un nmero binario n entre 1 y 7 que indica la
situacin del paciente. Los valores que indican un estado normal del paciente son 3, 4 y 5. El circuito tiene
una seal CL, que lo lleva al estado inicial. Cada 5 segundos se manda un valor de n a MON. Si n se encuentra
por debajo de 3 por encima de 5 en dos o ms ocasiones, la mquina debe activar una alarma. Cuando el
A.T.S. de guardia ve activada la alarma debe administrar un medicamento y, posteriormente, inicializar el
circuito.
Disee el circuito MON usando biestables JK y puertas NOR.
P25. Obtenga los biestables JK y T a partir de un biestable D.
P26. Obtenga los biestables JK, T y D a partir del biestable RS.
P27. Obtenga los biestables JK y D a partir del biestable T.
P28. a) Encuentre la forma de onda de salida de un biestable RS MASTER-SLAVE para la siguiente secuencia
de entrada:
CLK
S
R
b) Cmo sera la onda de salida si se tratara de un RS disparado por flanco descendente (negativo)?
c) Idem para flanco positivo.
40
P29. Se pretende construir un circuito como el de la figura, el cual podr actuar como RS, D, T JK dependiendo
del valor de C1 y C0 (ver tabla). Diselo utilizando como nico elemento de memoria un biestable tipo T.
C1 C0
Q
Q
I1
I0
0
0
1
1
C1 C0
0
1
0
1
I1 I0
R S
D T J K
P30. Represente el diagrama y la tabla de estados del circuito de la figura.
X0
&
X1
&
>1
>1
D2 q2
D1 q1
&
D3 q3
&
CLK
P31. Analice el circuito secuencial sncrono de la figura.

=1
X
Y
&
T2
=1
q2
&
q2
0
1
D3
q3
q3
&
Y
X
J1
q1
K1
q1
>1
Z
X
CLK
41
P32. Analice el circuito secuencial sncrono de la siguiente figura.
&
CS
X
A1
A0
=1
d3
d2
J1
q1
K1
q1
&
Z
$ (A1A0)
0
1
2
3
d1
D3 q3
d0
ROM
T2
q2
[$]
F
0
2
B
CLK

1
J1
q1
K1
q1
&
&
&
&
J2
q2
K2
q2
&
Z
&
X
&
&
J3
q3
K3
q3
P34. En el circuito de la figura, los biestables estn disparados por flanco. Analice el circuito. Suponiendo que X
slo cambia en el instante del flanco de subida, dibujar la forma de onda de Z y seale los cambios de estado
para la secuencia siguiente: X:0, 1, 1, 0, 1, 1, 0. Se supone que el circuito comienza con ambos biestables en
el estado de reset.
&
X
Q2
X
&
S1
q1
R1
q1
&
Q2
Z
X
&
Q1
X
&
S2
q2
R2
q2
Q1
42
P35. Para el circuito secuencial de la figura, obtenga la forma de onda de la salida Z correspondiente a la forma
de onda X mostrada tambin en la figura. Parta del estado inicial q1q0 = 00.
&
q1
J1
q0
q0
>1
T0
=1
q1
K1
q0
q0
CLK
X
q0
&
q0
&
q1
q0
=1
>1
&
q1
X
CLK
X
P36. Para el circuito y secuencia de entrada de la figura, determine la forma de onda de salida. El estado inicial es
desconocido. El biestable es disparado por flanco. Justifique las transiciones producidas en la salida.
1
Y
X
PR CL
q
J
=1
Z
CLK
CLK
X
Y
43
P37. Para el circuito y secuencia de entrada de la figura, determine la forma de onda de salida. El estado inicial es
desconocido. Los biestables son disparados por flanco. Justifique las transiciones producidas en la salida.
Y
1
X
J1
CL
q1
K1
D2 q2
q2
q1
=1
Z2
=1
CLK
Z1
CLK
X
Y
P38. Analice el circuito de la figura y muestre la secuencia de salida para la secuencia de entrada dada. Qu ocurrira si los biestables son disparados por el nivel alto del reloj?
=1
X
D1 q1
D2 q2
q1
q2
CLK
CLK
X
P39. En el circuito de la figura las entradas A, B, y C estn todas inicialmente a cero (0). La salida Y tambin est
inicialmente a cero (0) y pasa a uno (1) despus de una cierta secuencia en el cambio de A, B y C a uno (1).
a) Determine la secuencia que har que Y pase a uno (1).
b) Explique por qu se necesita el pulso de Start.
A
B
J1
CLK
K1
CL
J2
CLK
K2
CL
C
Start
44
P40. Considere el circuito de la figura. Inicialmente los biestables estn en el estado 0. La operacin del circuito
empieza con un pulso de "Start" aplicado a las entradas de PRESET de los biestables X e Y. Determine las
secuencias o las formas de onda en A, B, C, X, Y, Z y W para 20 ciclos de reloj despus del comienzo de la
operacin.
>1
Y
CLK
&
PR
X
X
Start
PR
Y
Y
P41. Muestre la tabla de estados mnima de una mquina secuencial sncrona con una entrada X y una salida Z
que opera de la siguiente forma: cuando se detecta la llegada de 110 (primero 1, despus 1, despus 0), Z se
pone a 1, manteniendo este valor hasta detectar la secuencia 010, en cuyo caso Z pasa a tomar valor 0 manteniendo este valor hasta que llegue una nueva secuencia 110.
P42. Un circuito secuencial tiene una entrada X y una salida Z. Por X se transmiten pulsos positivos de 1, 2 3
ciclos de duracin. Desde un pulso al siguiente X permanece a 0 un mnimo de 10 ciclos. La salida Z se pondr a 1 tras terminar el pulso de entrada y permanecer en 1 durante 3 ciclos si el pulso de X dur un ciclo,
durante 2 ciclos si X dur 2 y durante 1 ciclo si X dur 3. En otros casos Z es cero.
Obtngase la tabla de estados/salida mnima segn el modelo de mquina de Mealy.
P43. Un sistema recibe secuencialmente datos de 1 bit a travs de su entrada X. Disee un circuito que de salida
Z=1 cuando se haya recibido x=1 durante tres o ms intervalos de reloj consecutivos. De dos diseos alternativos: a) como autmata de Moore b) como autmata de Mealy. Discuta ventajas e inconvenientes de
ambos diseos.
P44. Desarrolle un diagrama de estados para un circuito de Moore que genere salida Z=1, durante un ciclo de reloj,
cuando a la lnea de entrada X se han suministrado exactamente tres 1 durante los tres intervalos precedentes del reloj. Si durante cuatro o ms ciclos del reloj hubiese 1, la salida ser Z=0.
P45. Por una lnea se envan (bit a bit) grupos de cuatro bits, correspondientes a nmeros BCD. Se desea detectar
el envo del nmero 5. Disee un circuito de Mealy que lo realice.
Nota: el primer bit del grupo es el menos significativo.
P46. Disese un circuito secuencial sncrono con una entrada de datos X, que produzca salida 1 durante un
ciclo de reloj cuando la secuencia de los tres ltimos valores de la entrada sean: 111, 110 000.
45
P47. Realice un autmata de Moore que satisfaga la tabla de estados irreducible de la figura. Utilice la
codificacin dada. Para la realizacin, utilice un biestable D para q 0, biestable JK para q1 y T para q2.
X
S
Y Z
S0
S0
S1
0 0
S1
S0
S2
0 1
S2
S1
S3
0 1
S3
S3
S4
0 0
S4
S2
S4
1 0
NS
estado
q0
q1
q2
S0
S0
S0
S0
S0
P48. Sobre una nica lnea X, se enva una informacin sincronizada con una seal de reloj C k. Se ha convenido
que la informacin sea correcta siempre que no haya dos o ms unos consecutivos o cuatro o ms ceros consecutivos. Disee un circuito cuya salida sea uno si se detecta un error en la transmisin y que permanezca
en ese valor en tanto dure el error.
P49. Disee un autmata de Mealy que detecte la secuencia 1, 0, 0, 1, 0; esto es, el circuito debe tener una nica
entrada X y una nica salida Z. En los intervalos de reloj en los que X=0, la salida ser Z=1 si en los cuatro
intervalos de reloj precedentes la entrada ha sido 1, 0, 0, 1.
P50. Se pretende disear un circuito secuencial sncrono con una entrada X y dos salidas Y, Z que cumpla la siguiente tabla de estados/salida.
X
S
E0
E0,00
E1,00
E1
E2,00
E1,01
E2
E2,10
E3,10
E3
E0,10
E3,11
NS, Y,Z
Utilizando el diagrama de bloques de la Figura:
a) Calcule el nmero de biestables tipo D que se necesitan.
b) D el tamao y contenido de la ROM.
X
ROM
Y
Z
D0
Dn
Ck
P51. Se desea disear una autmata de Mealy con dos entradas (X1, X 2), y una salida Z, que obedezca al siguiente
comportamiento:
1) En ningn caso ambas seales pueden estar a 1 simultneamente.
2) La salida Z alcanzar el valor 1 si y slo si aparecen dos unos consecutivos en la misma lnea de entrada,
pasando a dicho valor cuando se detecte el segundo 1.
46
P52. Por una lnea se envan (bit a bit) grupos de cuatro bits. Disee el diagrama de estados de un circuito secuencial sncrono de Mealy que produzca una salida Z = 1, cuando detecte las secuencias de entradas 1100 0011.
Comience por un estado de reset.
P53. Por una lnea de entrada X se reciben, sincronizados con una seal de reloj, grupos de cuatro bits. Disee un
circuito secuencial sncrono (de una entrada y una salida) de tal forma que genere en su salida el complemento a dos del nmero de la entrada. Ejemplo:
X: 0 1 0 0
Z: 0 1 1 1
P54. Un perro puede estar tranquilo, irritado, asustado o irritado y asustado simultneamente, con lo cual muerde.
Si le damos un hueso se queda tranquilo. Si le quitamos uno de sus huesos se pone irritado, y si ya estaba
asustado, nos morder. Si le amenazamos se asusta, y si ya estaba irritado tambin nos morder. No es posible realizar dos acciones simultneamente sobre el perro. Obtenga el diagrama de Moore y realice un circuito
que simule la conducta del perro.
P55. Un detector de temperatura produce una salida codificada con dos bits, cuyo valor indica el nivel de calor
existente en el ambiente (vara de 0 a 3).
Con este detector y una salida de reloj, se desea realizar una alarma contra incendio que funcione del siguiente modo:
- Si la alarma est desactivada, se activar cuando transcurran dos o ms impulsos consecutivos de
reloj con nivel 2 de temperatura, o uno o ms con nivel 3.
- Si la alarma est activada, se desactivar cuando transcurran dos o ms impulsos consecutivos de
nivel 1 de temperatura, o uno o ms con nivel 0.
a) Defina, claramente, el conjunto de entradas, salidas y estados del autmata de Moore que describe el comportamiento del sistema de alarma enunciado.
b) Realice el diagrama y la tabla de estados de dicho autmata.
c) Realice el diagrama y la tabla de estados del autmata de Mealy correspondiente.
d) Disee el sistema de alarma mediante una ROM y biestables tipo D correspondiente al autmata de Mealy.
P56. Disee un circuito secuencial sncrono con dos entradas X1 y X 2 y dos salidas Z1 y Z2.
Por las entradas se reciben bit a bit dos nmeros de n bits, N 2 y N1, comenzando por el bit ms significativo.
Las salidas deben representar lo siguiente:
Z2 = mayor(N 2,N1)
Z1 = menor(N 2,N1)
a) Realice el circuito a nivel de puertas y biestables suponiendo el siguiente comportamiento:
X2: 0 0 1 0 0 1....
X1: 0 0 1 1 0 0....
Z2: 0 0 1 1 0 0....
Z1: 0 0 1 0 0 1....
b) Obtenga el diagrama de estados reducido suponiendo el siguiente comportamiento:
X2: 0 0 1 0 0 1....
X1: 0 0 1 1 0 0....
Z2: 0 0 0 1 1 0 0....
Z1: 0 0 0 1 0 0 1....
Nota: Obsrvese que, en el ejemplo, N 1>N2 por lo que X1 sale por Z 2 y X2 lo hace por Z1.
P57. Un circuito digital slo puede recibir, por su nica entrada X, los smbolos de 4 bits A=1001 o B=1100. La
salida del circuito tomar el valor lgico 1 en el ciclo de reloj siguiente a la deteccin del smbolo A, permaneciendo en este valor hasta la deteccin del smbolo B, en cuyo caso la salida se pondr a 0 en el ciclo
siguiente a la recepcin del ltimo bit de B.
Obtenga una tabla de estados de Moore para este circuito secuencial.
Obtenga la secuencia de estados y de salida para la siguiente secuencia de entrada:
X:.....1 0 0 1 1 1 0 0 1 0 0 1 1 1 0 0 1 1 0 0 1 1 0 0
47
Elija el estado de partida.
Nota: El primer bit que se introduce en el circuito es el ms significativo del smbolo. No existe solapamiento
en la recepcin de los smbolos. Cada smbolo puede recibirse varias veces consecutivas.
P58. Obtenga la tabla de estados correspondiente al circuito de la figura. Rediselo obteniendo el circuito ptimo
con biestables D.
KA
TB
JA
QA
QB
CLK
Z
IN
P59. En su trabajo debe encontrar un circuito de bajo coste hecho con biestables D para una mquina con N estados. Indique muy brevemente cmo procedera en los tres casos siguientes:
1) N=3
2) N=7
3) N=29
P60. Una mquina de estados sncrona, N, es parte de un transmisor y se usa para codificar mensajes binarios en
serie. Los mensajes binarios se transmiten a un receptor como se muestra en la figura. El receptor contiene
otra mquina de estados sncrona, M, que se usa para decodificar los mensajes recibidos.
a) Supuesto A el estado inicial de N, obtenga el diagrama de estados para la mquina M.
b) Suponga ahora que el estado inicial de N es desconocido y que la mquina M diseada en el apartado anterior recibe 10 bits. Justifique cules de los 10 bits pueden ser decodificados sin error.
N
mensaje
original
1/0
1/1
x/z
mensaje
recibido
a (=z)
mensaje
original
sal (=x)
0/1
transmisor - N
48
mensaje
codificado
A
x
0/0
receptor - M
BOLETIN 7: Subsistemas Secuenciales

P1. Realice el diagrama de estados de un C.S.S. que funcione como un contador mdulo 4 ascendente/descendente en funcin de una entrada de control X.
P2. Realice el diagrama de estados de una mquina de Moore que funcione como un contador ascendente mod6. El circuito debe presentar una entrada de control X, que impida el cambio de estados del contador cuando
X = 1.
P3. Disee un contador de 4 bits (mod-16) que permita carga de datos en paralelo. El contador debe ser sncrono
y podr ser puesto a 0 (CLEAR). Diselo con biestables JK y puertas lgicas.
P4. Disee un contador mod-4 que tenga las siguientes caractersticas:
a) Ser sncrono y disparado por flanco de subida.
b) Ser puesto a 0 de manera asncrona.
c) Inhibirse de la cuenta, manteniendo el estado almacenado.
d) Contar hacia arriba.
e) Contar hacia abajo.
f) Cargar datos en paralelo.
P5. Se desea disponer de un contador con dos entradas de control (I y D) que realice las siguientes funciones:
a) Si I=D=0, el contador est inactivo (no cuenta).
b) Si I=1, el contador se incrementa (cuenta hacia arriba).
c) Si D=1, el contador se decrementa (cuenta hacia abajo).
Se prohibe que las entradas I y D sean simultneamente 1.
1. Disee uno de 4 bits, sncrono, con biestables tipo T (no utilice la tabla de estados global pues tiene 16
estados).
2. Indique que ocurre si por error u otra causa hay entradas ID=11.
3. Generalice el diseo para n bits.
P6.
Disee un contador mdulo-60 (0-59) utilizando dos contadores, uno de los cuales es mdulo 10. Realice el
segundo contador con biestables JK y puertas lgicas.
P7. a) Disee un contador sncrono con una entrada X, de forma que sea un contador de mod-16 para X = 0 y de
mod-12 para X = 1.
b) Disee un circuito que genere la secuencia de palabras dadas en el diagrama de tiempo de la figura utilizando el contador anterior y una ROM.
16
10
11 12
13
14 15
16
secuencia para X = 1
secuencia para X = 0
Subsistemas Secuenciales
49
P8. Disee un registro universal de 4 bits. En particular, debe cumplir las siguientes especificaciones:
a) ser sncrono y disparado por flanco positivo de reloj.
b) tener entrada de puesta a cero asncrona.
c) tener las cuatro formas de operacin siguientes:
- Inhibicin
- Desplazamiento a la izquierda
- Desplazamiento a la derecha
- Carga de datos en paralelo.
P9. Disee un circuito que genere la secuencia: 1, 1, 0, 0, 1, 0.
P10. Se dispone de un contador mod-16 con las siguientes seales de control: CUENTA, CARGA y CLEAR.
a) si CUENTA = 1 y CARGA = 0, el contador cuenta hacia arriba.
b) si CARGA = 1, el contador se carga con datos en paralelo.
c) tiene tambin salida de CARRY.
Construya, utilizando como dispositivo bsico dicho contador:
1.- Un contador md. 6 que cuente de 0 a 5.
4.- Un contador que cuente de 0 a 34.
P11. Utilizando el registro del problema 8, construya un registro de desplazamiento bidireccional de 12 bits.
P12. Se desea detectar el envo del nmero diez que llega por una nica lnea comenzando por el bit LSB. Supngase el caso de existencia de solapamiento en la cadena de bits. D un diseo con mdulos combinacionales,
mdulos secuenciales y el menor nmero de puertas lgicas posibles.
P13. Se dispone de tres circuitos integrados: 1) un contador mdulo-16 con entrada de puesta a cero asncrona, 2)
una ROM, y 3) un chip que contiene cuatro puertas NAND de dos entradas. Disee un circuito que genere
de forma cclica las seales a,b,c,d mostradas en la figura, donde CK es la entrada de reloj del circuito .
1
10
11
12
CK
a
b
c
d
P14. El circuito integrado 74LS193 es un contador sncrono de 4 bits, con carga en paralelo, seal de puesta a 0
(CLEAR), tambin sncrona, e inhibicin. Utilice un 74LS193 y las puertas necesarias para realizar el diagrama de estados de la figura.
CLEAR LOAD P*T
0
1
1
1
50
X
0
1
1
X
X
0
1
Operacin
CONT 0
CONT D
CONT CONT
CONT CONT + 1
P
T
CLEAR
LOAD
D3 D2 D1 D0
74LS193
Q3 Q 2 Q1 Q0
X
A
X
C
X
0
D
0
1
E
1
0
P15. Implemente el CSS cuya tabla de estados es la de la figura.

Se dispone tan slo de un contador de 3 bits y una ROM de 16x4 bits.
x
S
a
b
c
d
e
a,0
c,0
e,1
b,0
d,1
d,0
d,1
e,0
d,1
e,1
NS,Z
P16. Disee el CSS dado por la tabla de la figura utilizando:
a) Biestables y puertas lgicas.
b) Un registro y una ROM.
x
q1q2
00
01
10
11
00,0
01,0
10,0
11,0
01,0
00,1
01,0
00,1
Q1 Q 2 ,Z
P17. Utilizando como base un registro de desplazamiento, disee un autmata de Moore que genere salida 1 si en
los cuatro ltimos ciclos de reloj, la entrada X tuvo los valores: 1111, 0110, 0001.
P18. Utilizando como base un registro de desplazamiento, disee un autmata de Mealy que funcione como detector de las secuencias: 1111, 0110 0001.
P19. Disee un generador de la secuencia: 1, 0, 0, 1, 1, 1, utilizando como base un registro de desplazamiento.
P20. Disee un CSS que responda a la tabla de estados/salida de la figura. Para ello se dispondr de un contador
mdulo-8 y de una ROM de 16 posiciones de memoria. Defina las entradas de control y las funciones que
51
debe realizar el contador para poder resolver el problema.
x
S
a
b
c
d
e
e,0
c,0
d,1
b,0
b,1
a,0
b,1
a,0
d,1
e,1
NS, Z
P21. Se dispone de un contador mdulo-8 y de una ROM (16x4).Realice un circuito secuencial sncrono que
responda a la tabla de la figura. Especifique completamente las operaciones que realiza el contador.
x
0
S
a
b
c
d
e
f
c,00
c,10
f,01
e,01
e,01
a,00
b,00
d,00
d,00
d,01
c,01
a,10
NS, Z
P22. Se dispone de una seal binaria con perodo de 1 minuto, contadores de mdulo 10 disparados por flanco
negativo con entrada de CLEAR sncrona activa en alta y salida de acarreo (CARRY), visualizadores de 7
segmentos con entradas BCD y puertas lgicas.
Disee un reloj digital que muestre las horas y minutos.
P23. Un sistema digital de 4 entradas recibe sincronizado con una seal de reloj, caracteres de 4 bits. El sistema
genera z = 1, durante un ciclo de reloj, tras recibir cuatro caracteres seguidos idnticos.
Cuntos elementos (bits) de memoria deber tener, como mnimo, el sistema? Disee dicho sistema utilizando registros de 4 bits, comparadores de magnitud y puertas.
P24. La figura muestra un registro de cuatro bits y sus operaciones. Utilizando conexiones y circuitera externa
adicional a ese registro:
a) Obtenga un registro universal de cuatro bits; esto es, tendr carga en paralelo, desplazamiento a derecha
e izquierda, y "no-cambio" (inhibicin).
SI: Entrada en serie
SH: Desplazamiento a la derecha
L: Carga en paralelo
SO: Salida serie.
X3 X2 X 1 X0
SH L
REG
SI
0 0
0 1
REG
REG
REG X3 -X 0
SH
SHR(REG,SI)
2 1 0
REG
3 2 1 0
SO
Ck
Q3 Q2 Q 1 Q0
52
b) Construya un registro con desplazamiento circular a la derecha y complete el diagrama temporal mostrado
si cuando se activa la seal de carga (L) el valor de las entradas es X 3 X2 X 1 X0 = 1 0 1 0.
clk
L
SH
SO
P25. La figura representa un registro de 8 bits cuyas funciones son las especificadas en la tabla. Las salidas DZ
deben ir conectadas a un BUS compartido. El BUS EB es bidireccional.
a) Disee el registro utilizando puertas y biestables de tipo T con entradas de PRESET y CLEAR activas en
alto (H).
b) Aada al diseo realizado en el apartado anterior, un circuito para que cada funcin del registro se ejecute
activando una nica lnea. En esta parte pueden utilizarse subsistemas como elementos de diseo.
DZ[7-0]
X2 X1 X0
Operacin sobre REG[8]
0 0 1
0 1 0
0 1 1
0 0 0
1 0 0
otras
Lectura desde DZ
Escritura en REG
Lectura desde EB
Puesta a cero sncrona
Puesta a cero asncrona
Sin especificar
X2
X1
X0
REG[8]
EB[7-0]
P26. Se dispone de contadores mod-16 con dos seales X1 y X 2 que controlan su funcionamiento:
X1 X2
OPERACIN
0 0
0 1
1 -
PUESTA A CERO
CARGA EN PARALELO
CUENTA ASCENDENTE
Tomando como base este tipo de contadores, realice los diseos siguientes:
a) Un contador mod-7 que cuente de 0 a 6
b) Un contador mod-7 que cuente de 9 a 15
c) Un contador mod-7 que cuente de 4 a 10
d) Un contador que cuente de 2 a 34.
P27. Un sistema tiene una nica entrada y dos salidas. El sistema puede estar fuera de servicio o en servicio. Entra
en servicio tras recibir la secuencia 1, 1, 1 y se pone fuera de servicio tras 0, 0, 0. Una vez que est en servicio,
el sistema detecta la secuencia 1, 0, 1 (con solapamiento); el ltimo 1 de la secuencia de puesta en servicio
no vale como primer 1 de la secuencia a detectar. Una salida debe indicar si el sistema est o no en servicio
y la otra indicar cundo se ha detectado la secuencia.
Haga un circuito de Mealy utilizando un contador y una ROM.
53
P28. Se dispone de un circuito integrado 74198 cuya descripcin es la mostrada.
I[7-0]
Dsr
Dsl
MR S1 S0
MR
S1
S0
0
1
1
1
1
74198
[8]
CLK
0
0
1
1
0
1
0
1
Puesta a 0 asncrona
Inhibicin
Shift Left
Shift Right
Carga en Paralelo
O[7-0]
Hay que disear un registro de 8 bits con las siguientes operaciones:

A1 A0
0
0
1
1
0
1
0
1
Operacin
Desplazar a derecha introduciendo un 0
Desplazar a derecha introduciendo el bit de signo
Desplazar a derecha introduciendo el bit menos significativo
No desplazar
y que posea una seal de lectura (R) activa en alta, de forma que, cuando no est activa, ponga al dispositivo en alta impedancia.
1) Disee el registro utilizando las puertas necesarias y el 74198 .
2) Suponiendo que inicialmente el registro contiene el dato 10101010, indique qu ocurre para la siguiente
secuencia de entradas (cada valor corresponde a un ciclo de reloj).
R A1A0 : 0-0, 110 , 011, 001, 100.
P29. Un circuito que posee una entrada X y una salida Z, ha de comportarse del siguiente modo:
- En el primer ciclo de reloj, la salida ha de valer cero: Z = 0
- En el segundo ciclo de reloj, Z = X n*Xn-1
- En el tercer ciclo de reloj: Z = X n+Xn-1
- En el cuarto ciclo de reloj: Z = EXOR(Xn,Xn-1)
Esta secuencia de salida ha de repetirse cada cuatro ciclos de reloj. (Con Xn se representa el valor actual de
X y con X n-1, el valor de X en el ciclo anterior). Disee el circuito, utilizando un contador mdulo-4, un registro de un bit y puertas.
P30. Se pretende realizar un dispositivo como se muestra en la figura
Z1
Z2
C.C.
up
CLA
CK
CONT
mod-16
La entrada CLA pone a cero el dispositivo de forma asncrona. Por la lnea X se reciben pulsos POSITIVOS
de uno o ms ciclos de reloj. Con independencia de la duracin de cada pulso y contando a partir de la ltima
vez que se activ CLA, se desea activar Z1 a partir del final del segundo pulso recibido por X y activar Z2 a
54
partir del comienzo del quinto pulso. Una vez activada cada salida, se mantendr activa hasta que se active
CLA otra vez.
Disee el circuito combinacional (CC en la figura) utilizando exclusivamente puertas NAND y suponiendo
variables en doble ral.
P31. La figura representa un puntero de pila (Stack Pointer, SP) de 16 bits con slo 8 lneas de salida.
RH
RL
I
D
SP[16]
8
Ck
Z[8]
E F
Opera de la siguiente forma:

- Cuando I = 1 incrementar su contenido y cuando D = 1 lo decrementar. No hay cambios si I = D = 0 y el
usuario tendr prohibido activar I = D = 1.
- Los 8 bits ms significativos saldrn por las salidas Z cuando RH = 1 y los 8 bits menos significativos
cuando RL = 1. Si ninguna entrada (R H o RL) est activa, las salidas Z mostrarn alta impedancia. Estar
prohibido activar RH = RL = 1.
a) Describa a nivel RT el comportamiento de SP.
b) Disee SP con biestables T, puertas y buffers de tres estados.
c) Reforme el diseo realizado en b) para prevenir operaciones incorrectas de incremento o decremento.
Concretando, cuando SP est vaco ([SP] = 0), por una parte, se activar la seal de vaco (Empty, E) y , por
otra, el registro inhibir la orden de decrementar; esto es, si D = 1 cuando [SP] = 0, SP continuar a 0. En el
otro caso, cuando est lleno se activar la seal de lleno (Full, F) y se inhibir la orden de incrementar.
P32. a) Describa la funcin que realiza el circuito de la figura.
b) Existe algn fallo en el funcionamiento? Si es as, identifquelo y proponga un diseo alternativo que lo
resuelva.
X
q2
q1
&
X
q2
q1
&
q2
q1
q0
q2
q1
q0
q1
q1
&
q0
&
&
q
D2 2
&
q2
q1
q0
&
&
X
q1
q0
&
X
q2
q1
&
q
D1 1
&
q0
q2
&
q0
X
&
q0
&
q
D0 0
X
q2
q1
q0
X
q2
q1
q0
&
&
Z
&
55
P33. Analice el circuito de la figura explicando con palabras qu funcin realiza. Describa ese circuito a nivel RT.
0
1
X
E
0
Ck
0
1
2
31 0
0
1
2
31 0
S1 S0
56
UP
CONT mod. 16
Z
q3
q2
q1
q0

Fcprob PDF

Enviado por

Dados do documento

Título original

Direitos autorais

Formatos disponíveis

Compartilhar este documento

Compartilhar ou incorporar documento

Opções de compartilhamento

Você considera este documento útil?

Este conteúdo é inapropriado?

Direitos autorais:

Formatos disponíveis

Fcprob PDF

Enviado por

Direitos autorais:

Formatos disponíveis

INGENIERA TCNICA

Departamento de Tecnologa Electrnica

BOLETIN 1: Representacin Binaria

BOLETIN 2: lgebra de Conmutacin

P8. Compruebe las siguientes igualdades:

P13. Demuestre las siguientes cuestiones:

BOLETIN 3: Anlisis y Diseo de Circuitos Combinacionales

Anlisis y Diseo de Circuitos Combinacionales

a) Obtenga el mapa de F(A.B,C,D).

e) Interpretar los resultados obtenidos en los apartados b, c y d.

Anlisis y Diseo de Circuitos Combinacionales

Anlisis y Diseo de Circuitos Combinacionales

Anlisis y Diseo de Circuitos Combinacionales

Anlisis y Diseo de Circuitos Combinacionales

Anlisis y Diseo de Circuitos Combinacionales

Anlisis y Diseo de Circuitos Combinacionales

Anlisis y Diseo de Circuitos Combinacionales

P45. La expresin algebraica

Ck = (A0 + A1 + ... + Ak-1) Ak

Anlisis y Diseo de Circuitos Combinacionales

Anlisis y Diseo de Circuitos Combinacionales

BOLETIN 4: Subsistemas Combinacionales

P7. Implemente un convertidor de cdigo BCD a 7-segmentos a partir de un decodificador y un codificador.

P19. Realice la funcin F= (1,2,3,4,6,7,8,9,14), mediante la PAL de la figura .

P21. Analice el circuito de la figura

Sin embargo, el laboratorio es un desastre.

P57. Analice el circuito de la figura

P59. Para el circuito de la figura se pide:

P61. Redisee el circuito de la figura utilizando MUX de 4 canales.

4:1 que se necesiten.

BOLETIN 5: Artmtica Binaria y Circuitos Aritmticos

Artmtica Binaria y Circuitos Aritmticos

Artmtica Binaria y Circuitos Aritmticos

Artmtica Binaria y Circuitos Aritmticos

BOLETIN 6: Anlisis y Diseo de Circuitos Secuenciales.

P3. Analice el circuito de la figura.

P4. Analice el circuito de la figura.

Anlisis y Diseo de Circuitos Secuenciales.

Anlisis y Diseo de Circuitos Secuenciales.

Anlisis y Diseo de Circuitos Secuenciales.

Anlisis y Diseo de Circuitos Secuenciales.

Anlisis y Diseo de Circuitos Secuenciales.

Anlisis y Diseo de Circuitos Secuenciales.

Anlisis y Diseo de Circuitos Secuenciales.

P30. Represente el diagrama y la tabla de estados del circuito de la figura.

P31. Analice el circuito secuencial sncrono de la figura.

Anlisis y Diseo de Circuitos Secuenciales.

P33. Analice el circuito de la figura.

Anlisis y Diseo de Circuitos Secuenciales.

Anlisis y Diseo de Circuitos Secuenciales.

Anlisis y Diseo de Circuitos Secuenciales.

Anlisis y Diseo de Circuitos Secuenciales.

Anlisis y Diseo de Circuitos Secuenciales.

Anlisis y Diseo de Circuitos Secuenciales.

Anlisis y Diseo de Circuitos Secuenciales.

BOLETIN 7: Subsistemas Secuenciales

P15. Implemente el CSS cuya tabla de estados es la de la figura.

Operacin sobre REG[8]

Hay que disear un registro de 8 bits con las siguientes operaciones:

Opera de la siguiente forma:

Você também pode gostar