Ingeniera Mecatrnica

SEP

Instituto Tecnolgico Superior de Teziutln

DGEST

SES

INSTITUTO TECNOLGICO SUPERIOR DE

TEZIUTLAN

INGENIERIA MECATRONICA

MATERIA
MICROCONTROLADORES

Nombre y No. Control del alumno:

PLATAS PLATAS JULIO CESAR
11TE0534
Fecha: Teziutln, Pu., Mayo del 2015

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HISTORIA DE LOS FLIP-FLOPS

El primer flip-flop electrnico fue inventado en 1918 por William Eccles y FW Jordania. En un
principio se llam el circuito de disparo Eccles-Jordan y consisti en dos elementos activos.
Dichos circuitos y sus versiones transistorizados eran comunes en ordenadores, incluso
despus de la introduccin de los circuitos integrados, a pesar de flip-flops hecha de puertas
lgicas tambin son comunes ahora. Early chanclas eran conocidos indistintamente como
circuitos de disparo o multivibradores.
Segn PL Lindley, un ingeniero de JPL, los tipos de flip-flop se mencionan a continuacin se
discutieron por primera vez en un curso de UCLA en el diseo por ordenador Montgomery
Phister 1954, y luego apareci en su libro Diseo lgico de las computadoras digitales.
Lindley fue en el tiempo de trabajo en Hughes Aircraft Eldred con el Dr. Nelson, que haba
acuado el trmino JK para un flip-flop que cambi estados cuando ambas entradas estaban
en. Los otros nombres fueron acuados por Phister. (Flip-Flop, 2015)

FLIP-FLOPS
n flip-flop difiere de un latch en la manera en que cambia de estados. Un flipflop es un
dispositivo disparado por una seal de reloj, en el cual solamente un flanco del pulso de reloj
determina cuando se ingresa un nuevo bit. El flanco activo puede ser positivo o negativo.

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EL FLIP-FLOP TIPO J-K

s ms verstil que el flip-flop tipo D. Adems de la entrada de reloj, tiene dos entradas,
etiquetadas como J y K. Cuando ambas entradas J y K = 1, la salida cambia de estado
(bascula) en el flanco de reloj activo (en este caso, el flanco de subida).

EL FLIP-FLOP TIPO D
Disparado por flanco positivo muestra una flecha hacia arriba para recordar que es sensible a
su entrada D solamente en el flanco de subida de la seal de reloj; En cualquier otro caso,
est enganchado. La tabla de verdad para un flip-flop tipo D disparado por flanco negativo es
idntica excepto por la direccin de la flecha.

EL FLIP-FLOP TIPO T
Tiene slo una entrada de excitacin. Sin embargo, difiere del anterior en su comportamiento
de transicin.

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Si observamos la tabla a podemos entender el funcionamiento de este durante la transicin

de estado. Cuando la entrada al dispositivo es un 1 la salida (o estado siguiente despus de
la transicin) es el complemento de la salida actual. Si la entrada es un 0, entonces se
mantiene la salida actual.

IMPLEMENTACIN

Flip-flop puede ser simple o velocidad de reloj, los transparentes son llamados comnmente
pestillos. La palabra pestillo se utiliza principalmente para elementos de almacenamiento,
mientras que los dispositivos velocidad de reloj se describen como flip-flops.
Simple flip-flop puede ser construido en torno a un par de elementos de inversin de
acoplamiento cruzado: los tubos de vaco, transistores bipolares, transistores de efecto de
campo, inversores, y puertas lgicas inversoras todos han sido utilizados en circuitos
prcticos. Aparatos sincronizados estn diseados especialmente para los sistemas
sncronos, tales dispositivos ignoran sus aportaciones, salvo en la transicin de una seal de
reloj dedicado. Forzado de la velocidad hace que el flip-flop para cambiar o mantener su
seal de salida sobre la base de los valores de las seales de entrada en la transicin.
Algunos flip-flops de salida cambio en el flanco de subida del reloj, otros en el flanco de
bajada.

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Desde las etapas de amplificacin elementales son inversora, dos etapas se pueden
conectar en serie para formar el amplificador no inversor necesario. En esta configuracin,
cada amplificador puede ser considerado como una red de realimentacin inversora activa
para el otro amplificador inversor. Por lo tanto las dos etapas estn conectados en un bucle
no inversora aunque el diagrama de circuito normalmente se dibuja como un par de
acoplamiento cruzado simtrica.

LATCHES
Un latch (late memory inglet) es un circuito electrnico biestable asncrono usado para
almacenar informacin en sistemas lgicos digitales. Un latch puede almacenar un bit de
informacin, asimismo los latches se pueden agrupar de tal manera que logren almacenar
mas de 1 bit, por ejemplo el 'latch quad ' (capaz de almacenar cuatro bits) y el 'latch octal'
(capaz de almacenar ocho bits). Los latches son dispositivos biestables asncronos que no
tienen entrada de reloj y cuyo cambio en los estados de salida es funcin del estado presente
en las entradas y de los estados previos en las salidas (retroalimentacin).
El latch S-R
Activo a nivel ALTO est en una condicin de estado estable (latched = enganchado) cuando
ambas entradas estn a nivel BAJO. R S Q Q Asumamos que latch est inicialmente en
estado RESET (Q = 0) y que las entradas estn en sus niveles inactivos (0). Para pasar el
latch a estado SET (Q = 1), una seal momentnea a nivel ALTO se aplica a la entrada S
mientras la entrada R permanece a nivel BAJO. 0 1 0 R S Q Q 1 0 0 Para poner el latch en
estado RESET (Q = 0), una seal en estado ALTO se aplica momentneamente a la entrada
R mientras la entrada S permanece en estado BAJO.

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EL LATCH D
El latch D con entrada de habilitacin es una variacin del latch S-R ya que combina las
entradas S y R en una nica entrada D como se muestra a continuacin:

La tabla de verdad de un latch D resume su modo de operacin. Si EN est en un nivel

BAJO, entonces no hay cambio en la salida y est enganchado.

a tabla de verdad para un flip-flop tipo D disparado por flanco positivo muestra una flecha
hacia arriba para recordar que es sensible a su entrada D solamente en el flanco de subida
de la seal de reloj; En cualquier otro caso, est enganchado. La tabla de verdad para un flipflop tipo D disparado por flanco negativo es idntica excepto por la direccin de la flecha.

TABLA DE CARACTERSTICAS
Latches
CARACTERISTICAS
1- Son los elementos en los que la
fase de transparencia se
corresponde con el intervalo en
6

Flip-Flops
CARACTERISTICAS
1- Tiempo de establecimiento (SET UP
TIME). Es el tiempo anterior al flanco
activo de toma de datos durante el cual
las entradas no deben cambiar.

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el que la seal de control tiene su

nivel activo.
2- Trabajan con niveles de estados
3- Almacenan informacin en forma
asncrona
4- Con Latches se pueden hacer
directamente circuitos
secuenciales
5-

2- Tiempo de mantenimiento (HOLD

TIME). Es el tiempo posterior al flanco
activo de toma de datos durante el cual
las entradas no deben cambiar.
3- Frecuencia mxima de reloj. Es la
frecuencia mxima admisible de la
seal de reloj que garantiza el
fabricante.
4- Duracin del tiempo alto de reloj. Es
el tiempo mnimo que debe durar la
parte alta del impulso de reloj.
5- Duracin del tiempo bajo de reloj. Es
el tiempo mnimo que debe durar la
parte baja del impulso de reloj.
6- Tiempo bajo de PRESET Y CLEAR.
Es el tiempo mnimo que debe activarse
las entradas asncronas para garantizar
su funcionamiento.
7- Tiempo de retardo o propagacin.Es
el tiempo que transcurre desde el flanco
activo del reloj que produce la
conmutacin y el momento en que sta
tiene lugar.

BIBLIOGRAFA
Caracteristicas

de

Lach.

(26

de

03

de

2015).

Obtenido

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http://www.fing.edu.uy/tecnoinf/mvd/cursos/arqcomp/material/teorico/arq-teorico09.pdf
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Nave, M. O. (26 de 03 de 2015). LATCH. Obtenido de http://hyperphysics.phyastr.gsu.edu/hbasees/electronic/nandlatch.html

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