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Eletrnica digital
INDICE:
Pginas no momento disponveis
Eletrnica digital I-10
Introduo aos nmeros | Converso para o sistema decimal | Converso entre binrio, octal e
hexadecimal |
Eletrnica digital I-20
Converso de decimal para binrio, octal e hexadecimal | Operaes elementares com nmeros
binrios | Informaes binrias |
Eletrnica digital II-10 : lgebra de Boole
Variveis e operadores bsicos | Postulados e algumas identidades | Algumas propriedades e
teoremas | Funo booleana e tabela de verdade |
Eletrnica digital III-10
Portas OU, E e NO | Portas NO OU, NO E, OU EXCLUSIVO e NO OU EXCLUSIVO |
Eletrnica digital IV-10 : Diagramas de Veitch-Karnaugh
Determinando circuitos a partir da tabela de verdade | Diagramas de Veitch Karnaugh | Diagrama
de Veitch Karnaugh para 3 variveis | Diagrama de Veitch Karnaugh para 4 variveis |
Eletrnica digital V-10 : Circuito OU exclusivo
OU exclusivo de duas entradas | OU exclusivo de trs entradas | Circuito NO OU exclusivo
(XNOR) |
Eletrnica digital VI-10 : Decodificador para display de sete segmentos
Display de 7 segmentos | Diagrama de Veitch Karnaugh para o decodificador do display | Circuito
do decodificador para o display | Exemplo de circuito integrado |
Eletrnica digital VII-10 : Circuitos somadores
Introduo | Circuito meio somador | Somador completo I | Somador completo II |
Eletrnica digital VII-20 : Circuitos somadores
Exemplo: somador de 4 dgitos | Complementos | Subtrao |
Eletrnica digital XI-10 : Flip-flops
Lgica combinatria e lgica seqencial | Lgica seqencial: o bloco elementar | O flip-flop RS
bsico | Adicionando as entradas de clock, preset e clear |
Eletrnica digital XI-20 : Flip-flops
O flip-flop JK | Flip-flop mestre-escravo |
Eletrnica digital XI-30 : Flip-flops
Flip-flops tipos T e D | Aplicaes de flip-flops | Registradores de deslocamento | Conversor
paralelo/srie |

Blocos lgicos elementares : Resumo


E (AND) | OU (OR) | NO (NOT) | OU exclusivo (XOR) | NO E (NAND) | NO OU (NOR) |
Flip-Flop JK | Flip-Flop D | Flip-Flop T |
Eletrnica digital XI-40 : Contadores assncronos
Contadores assncronos | Contador assncrono bsico | Contador assncrono de dcada | Contadores
assncronos decrescentes | Exemplo de circuito integrado |
Eletrnica digital XI-50 : Contadores sncronos
Contadores sncronos | Tabelas do flip-flop | Tabela para um contador de dcada | Diagramas para
o contador | Circuito para o contador sncrono de dcada | Exemplo de circuito integrado |
Eletrnica digital XXI-10 : Conversor digital-analgico
Introduo aos conversores | Somador com amplificador operacional | Conversor digital-analgico
tipo R-2nR | Conversor digital-analgico tipo R-2R | Exemplo de circuito integrado |
Eletrnica digital XXI-20 : Conversor analgico digital
Conversor tipo paralelo | Conversor tipo rampa digital | Conversor tipo rastreamento |
Eletrnica digital XXXI-10 : Multiplex
Produtos cannicos - conceitos bsicos | Gerador bsico de produtos cannicos | Circuito bsico
para trs variveis | Circuito em forma de matriz | Circuito com diodos em forma de matriz |
Eletrnica digital XXXI-20 : Multiplex - Conceitos e arranjos bsicos
Conceito bsico de multiplex | Um multiplex simples | Multiplex de 4 canais | Multiplex de N
canais |
Eletrnica digital XXXI-30 : Multiplex - Continuao
Simplificao de circuito multiplex (exemplo) | Associaes de multiplex | Circuitos combinatrios
com multiplex |
Eletrnica digital XXXI-40 : Demultiplex
Conceito bsico do demultiplex | Demultiplex simples | Demultiplex de 4 canais | Demultiplex de
N canais |
Eletrnica digital XXXI-50 : Demultiplex (continuao)
Exemplo de simplificao de circuito demultiplex | Associaes de circuitos demultiplex |
Introduo transmisso de dados |
Eletrnica digital XXXI-60 : Transmisso de dados com multiplex
Transmisso simples | Verificando integridade dos dados | Conjunto simples com verificao de
paridade |
Eletrnica digital XXXI-70 : Exemplos de CIs para multiplex e demultiplex
74AC151 Multiplex de 8 canais | 74AC138 Demultiplex de 8 canais | 74F280 Gerador / verificador
de paridade de 9 bits |
Eletrnica digital XLI-10 : Memrias I
Classificao de memrias digitais | Um pouco de histria (memrias de retardo e de ncleo
magntico) |

Eletrnica digital XLI-20 : Memrias II


Porta E como elemento de habilitao | Memria esttica elementar | Memria de vrios bits |
Memria de 16 bits |
Eletrnica digital XLI-30 : Memrias III
Bloco genrico Nx1 | Exemplo: memria 8x8 | Bloco genrico NxM | Outras consideraes sobre
memrias estticas |
Eletrnica digital XLI-40 : Memrias IV
Transistores nMOS e pMOS | Estrutura bsica de uma memria em CI | Clula de memria:
princpio de operao | Clula de memria: circuito bsico CMOS | Clula SRAM: leitura e escrita
|
Eletrnica digital XLI-50 : Memrias V
Memrias dinmicas (DRAM) - Introduo | Estrutura bsica | Clula bsica DRAM | Leitura e
escrita na clula DRAM | Exemplo 1: memria 4M x 4 | Exemplo 2: hierarquia de memrias |
Eletrnica digital XLI-60 : Memrias VI
Ciclos simplificados de leitura e escrita na DRAM | Evoluo das memrias DRAM | Memrias
ROM | Memrias PROM |
Eletrnica digital XLI-70 : Memrias VII
Associaes de memrias ROM | Memrias ROM: exemplo de aplicao 1 | Memrias ROM:
exemplo de aplicao 2 | Circuitos meio somador e meio subtrator | Memrias ROM: exemplo de
aplicao 3 |
Eletrnica digital XLI-80 : Memrias VIII
Introduo - Memrias EPROM e similares | Memrias EPROM | Memrias EEPROM | Memrias
Flash |
Converter unidades
Acelerao Acelerao angular ngulo plano rea Calor especfico (massa) Calor especfico
(volume) Comprimento Concentrao Condutncia trmica Condutividade trmica Consumo
de combustvel Densidade fluxo energia Densidade linear de massa Densidade superficial de
massa Energia Energia por massa Energia por volume Fora Fora por comprimento Massa
Massa especfica Momento de inrcia de rea Potncia Presso Tamanho de partcula
Temperatura Tempo Vazo de massa Vazo volumtrica Velocidade Velocidade angular
Viscosidade cinemtica Viscosidade dinmica Volume Volume especfico Volume por rea
Topo | ltima reviso ou atualizao: Set/2007

MSPC - Informaes Tcnicas

Eletrnica digital I-10

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Introduo aos nmeros |
Converso para o sistema decimal |
Converso entre binrio, octal e hexadecimal |

Introduo aos nmeros


(Topo pg | Fim pg)
Nmero um conceito matemtico abstrato, mas bastante intuitivo. Pode-se definir como a
representao de uma coleo de objetos iguais ou quantidades. So indicados por smbolos
denominados algarismos ou dgitos e as palavras que os expressam so ditas numerais.
Seja, por exemplo, uma espcie de objeto representada pela letra grega alfa (). A coleo
simbolizada por 3, a coleo indicada por 5 e assim sucessivamente.
Na tabela abaixo, a coluna (a) contm colees sucessivas do objeto mencionado e a coluna (b) d a
representao numrica usual.
Um fato notvel ocorre a partir da quantidade 10: em vez de criado um novo algarismo, foram
usados dois j existentes. Esse artifcio, que forma um sistema de numerao, fundamental, uma
vez que os tamanhos das colees so ilimitados e, portanto, seria invivel a definio de infinitos
smbolos diferentes.
A base de um sistema de numerao corresponde quantidade de algarismos diferentes que so
usados. O sistema padro de uso cotidiano denominado decimal porque so usados dez
algarismos diferentes (01234567989).
(b)
(a) coleo
decimal

0
1
2
3
4
5
6
7
8
9
10
11

(d)
(c)
hexade
octal
cimal
0
0
1
1
2
2
3
3
4
4
5
5
6
6
7
7
10
8
11
9
12
A
13
B

(e) binrio
0
1
10
11
100
101
110
111
1000
1001
1010
1011

12
13
14
15
16
17
18

14
15
16
17
20
21
22

C
D
E
F
10
11
12

1100
1101
1110
1111
10000
10001
10010

Sistemas de numerao podem ser definidos com qualquer base, desde que maior que a unidade. Na
coluna (c) da tabela, so usados os mesmos algarismos do sistema decimal, mas apenas at o 7. Isso
forma o sistema de base oito ou octal de numerao. Portanto, 10 nessa base corresponde ao 8
decimal, 11 ao 9, etc.
A coluna (d) da tabela mostra o sistema hexadecimal. Ele usa todos os algarismos do sistema
decimal mais a seis primeiras letras do alfabeto para formar a base de tamanho 16.
A menor base possvel constituda por dois dgitos diferentes, quase sempre representada pelos
dois primeiros algarismos do sistema decimal (0 e 1). o sistema binrio de numerao, conforme
exemplo da coluna (d) da tabela.
Formao do nmero
Pode-se facilmente concluir que a lei de formao de um nmero inteiro N corresponde seguinte
identidade aritmtica:
N = + a2 b2 + a1 b1 + a0 b0 #A.1#. Onde ai so os algarismos e b a base.
Exemplo: o nmero decimal 354 corresponde a 3 102 + 5 101 + 4 100. Por essa formao, no caso
de nmeros decimais, costuma-se dizer que, da direita para a esquerda, o primeiro algarismo indica
unidade (100 = 1), o segundo indica dezena (101 = 10), o terceiro indica centena (102 = 100), etc.
Identificao da base
De acordo com a conveno clssica, um nmero N em uma base b representado na forma
Nb #B.1#.
Exemplo: conforme a dcima primeira linha da tabela acima, ocorrem as equivalncias nas
diferentes bases:
1010 = 128 = A16 = 10102.
Na prtica, os nmeros decimais so escritos sem o ndice porque formam a base usual. Em
Eletrnica Digital e em Informtica so comuns notaes para evitar caracteres subscritos de
ndices. Exemplo: em linguagem C, base octal identificada pelo prefixo 0 (035, 021, etc) e base
hexadecimal pelo prefixo 0x (0x11, 0xCC, etc). Nmeros binrios so normalmente escritos sem o
ndice 2 da base porque a prpria seqncia de dgitos 0 e 1 , em geral, suficiente para identificlos. Naturalmente, faz-se alguma observao se houver possibilidade de confuso com a base
decimal.

Circuitos digitais operam com fundamentos no sistema binrio de numerao. Os sistemas octal e
hexadecimal so usados para representar nmeros binrios de forma compacta. As suas bases so
potncias inteiras de 2 (8 = 23 e 16 = 24), possibilitando, ao contrrio da base 10, converses
rpidas e fceis.

Converso para o sistema decimal


(Topo pg | Fim pg)
Desde que as operaes aritmticas usuais so executadas em nmeros decimais, a converso de
qualquer base para a decimal simples, bastando usar a lei de formao dada em #A.1# do tpico
anterior.
Exemplo de nmero binrio: seja N = 11001001.
Segundo a lei de formao mencionada, os expoentes da base comeam de zero a partir da direita,
N = 1 27 + 1 26 + 0 25 + 0 24 + 1 23 + 0 22 + 0 21 + 1 20 = 1 128 + 1 64 + 0 32 + 0 16 + 1 8 + 0 4 +
0 2 + 1 1 = 201
Exemplo de nmero octal: Seja N = 3118. Assim,
N = 3 82 + 1 81 + 1 80 = 3 64 + 1 8 + 1 1 = 201
Exemplo de nmero hexadecimal: Seja N = C916. Ento,
N = C 161 + 9 160 = 12 16 + 9 1 = 201 (lembrar que o dgito C corresponde a 12 em decimal. Ver
tabela do tpico anterior).
No caso de nmeros fracionrios, pode-se usar o mesmo procedimento, lembrando que, aps a
vrgula, os expoentes so negativos e a lei de formao pode ser assim escrita:
N = ... + a2 b2 + a1 b1 + a0 b0 + a1 b1 + a2 b2 + ...#A.1#
Onde os dgitos com ndice negativo esto aps a vrgula.
Exemplo de nmero binrio fracionrio: Seja N = 111,001. Ento,
N = 1 22 + 1 21 + 1 20 + 0 21 + 0 22 + 1 23 = 1 4 + 1 2 + 1 1 + 0 0,5 + 0 0,25 + 1 0,125 = 7,125

Converso entre binrio, octal e hexadecimal


(Topo pg | Fim pg)
Conforme j mencionado, a converso entre essas bases fcil devido relao com potncias
inteiras de base binria (2).
Na converso entre octal e binrio, pode ser usada a Tabela 01, que mostra a equivalncia entre
dgitos octais e binrios j vista no primeiro tpico. Nessa tabela so acrescentados, onde
necessrio, zeros esquerda para formar grupos de trs dgitos binrios.
Hexadecimal

Binrio

0
1
2
3
4
5
6
7
8
9
A
B
C
D
E
F

0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
1010
1011
1100
1101
1110
1111

Tabela 01

Adota-se a seguinte regra: cada dgito octal equivale a trs binrios conforme tabela e vice-versa.
Exemplo: seja N = 3118. Na converso para binrio, basta substituir cada dgito octal pelo grupo de
trs binrios da tabela. Portanto,
3118 = 011 001 001. Eliminando os espaos e zeros esquerda, 11001001.
Na operao inversa, separam-se os dgitos binrios em grupos de trs dgitos, com adio, se
necessrio, de zeros esquerda para o ltimo grupo da esquerda. E os dgitos octais so os
correspondentes na tabela. Assim,
11001001 = 011 001 001 = 3118
A converso entre hexadecimal e binrio usa procedimento similar ao anterior. Enquanto, para a
octal, so usados grupos de trs dgitos binrios (porque 8 = 23), para a hexadecimal, so grupos de
quatro (porque 16 = 24).
Assim, cada dgito hexadecimal equivale a quatro dgitos binrios conforme Tabela 02 e vice-versa.
Hexadecimal

Binrio

0
1
2
3
4
5
6
7
8
9
A
B
C
D
E
F

0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
1010
1011
1100
1101
1110
1111

Tabela 02

Exemplo: seja N = C916. Substituindo de acordo com a tabela,


C916 = 1100 1001. Eliminando espaos, C916 = 11001001.
Na operao inversa, basta separar os dgitos binrios em grupos de quatro, com adio de zeros
esquerda para o ltimo, se necessrio, e obter a equivalncia na tabela.
11001001 = 1100 1001 = C916
Outro exemplo: 110011 = 0011 0011 = 3316.
Para a converso entre octal e hexadecimal, em vez de uma regra prpria, mais fcil usar o
procedimento indireto, com a converso auxiliar para binrio.
Exemplo: das converses anteriores, conclui-se que 3118 = C916

Eletrnica digital I-20

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Converso de decimal para binrio, octal e hexadecimal |
Operaes elementares com nmeros binrios |
Informaes binrias |

Converso de decimal para binrio, octal e hexadecimal


(Topo pg | Fim pg)
Conforme mencionado na pgina anterior, a converso de um nmero decimal para binrio mais
trabalhosa que a recproca. O mtodo usa divises sucessivas por dois, conforme exemplo dado na
Tabela 01, isto , a converso do nmero decimal 847 para binrio.

Tabela 01
O quociente de cada diviso (coluna b) o dividendo da prxima (coluna a). Os restos de cada
diviso so dados na coluna (c). A diviso deve prosseguir at o o quociente se tornar 0.
Ento, o nmero binrio convertido dado pelo ltimo quociente seguido dos restos em ordem
inversa. No exemplo dado,
847 = 11010011112
No caso da converso de um nmero decimal para octal ou hexadecimal, pode-se adotar
procedimento semelhante, com divises sucessivas por 8 ou 16 respectivamente. Entretanto, mais
prtico transform-lo em binrio (divises por 2 so mais rpidas) e convert-lo para octal ou
hexadecimal conforme visto em pgina anterior.

Operaes elementares com nmeros binrios


(Topo pg | Fim pg)
Soma e subtrao so operaes aritmticas fundamentais, que podem ser feitas com nmeros de
qualquer base. Este tpico trata dessas operaes apenas com a base de interesse para os circuitos
digitais, isto , o sistema binrio.
A soma de nmeros binrios feita de forma similar dos nmeros decimais. Deve ser
considerado o dgito de transporte ("vai" algum dgito), que deve ser diferente de zero quando o
valor da soma excede o mximo que pode ser dado pela respectiva posio.
No caso de soma com apenas duas parcelas, os valores possveis so:

0 + 0 = 0 transporte 0
0 + 1 = 1 transporte 0
1 + 0 = 1 transporte 0
1 + 1 = 0 transporte 1
Se h trs dgitos para a soma, aplicam-se as regras acima em partes. Exemplo:
1 + 1 + 1 = 0 transporte 1

Tabela 01
O quadro da Tabela 01 d o exemplo da soma dos nmeros binrios 11011 e 1011. Os dgitos de
transporte esto na linha superior e o resultado dado na linha inferior.
Na subtrao de nmeros binrios deve-se considerar o transporte negativo ("emprstimo") de
forma similar dos nmeros decimais.
Para duas parcelas, os valores possveis so:
0 0 = 0 empresta 0
0 1 = 1 empresta 1
1 0 = 1 empresta 0
1 1 = 0 empresta 0

Tabela 02
Se h mais de dois dgitos, as regras acima so aplicadas em partes. No quadro da Tabela 02,
exemplo da subtrao 11000 111. Os dgitos de emprstimo esto na penltima linha e o resultado
na ltima.

A multiplicao de nmeros binrios tambm similar dos decimais. Deve-se considerar as


igualdades elementares:
00=0
01=0
10=0
11=1
Na Tabela 03, procedimento para 11011 10.

Tabela 03
Os resultados intermedirios (penltima e antepenltima linha) devem ser somados para o resultado
final. Essa soma pode exigir dgitos de transporte de forma similar ao exemplo anterior. Neste
exemplo, todos eles so nulos e no esto indicados.
A diviso de nmeros binrios pode ser feita de modo semelhante diviso de decimais.
O quadro Tabela 04 d o exemplo para a operao 11011 11.
Os dois primeiros dgitos do dividendo so comparados com o divisor e, se for maior ou igual,
escrito 1 no quociente. Esse valor multiplicado pelo divisor e subtrado dos dois primeiros dgitos.

Tabela 04

Ao resultado (00) acrescentado o prximo dgito do dividendo (0). Desde que o valor menor que
o divisor, o dgito 0 acrescentado ao quociente.
O procedimento repetido at o ltimo dgito do dividendo, obtendo-se o resultado 1001 e resto 0.

Informaes binrias
(Topo pg | Fim pg)
Na operao de circuitos digitais, o conceito de nmero binrio pode ser estendido para informao
binria. Um conjunto de um ou mais dgitos binrios pode indicar um nmero aritmtico ou
qualquer outra informao, como caracteres alfabticos, instrues de operao, sinais, etc.
A expresso inglesa bit (de binary digit) foi, na prtica, adotada para indicar um dgito binrio.
Tambm o byte, para indicar uma seqncia de 8 dgitos binrios (8 bits).
Uma varivel binria uma varivel cujos valores s podem ser dgitos binrios. No contexto de
operao de circuitos lgicos, pode-se considerar variveis de apenas um dgito (1 bit) ou de vrios.

Eletrnica digital II-10 lgebra de Boole

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Variveis e operadores bsicos |
Postulados e algumas identidades |
Algumas propriedades e teoremas |
Funo booleana e tabela de verdade |
A lgebra de Boole um conjunto de postulados e operaes lgicas com variveis binrias
desenvolvido pelo matemtico e filsofo ingls George Boole (1815-1864). As operaes bsicas
dos circuitos digitais so fundamentadas nos seus conceitos, que inclusive guardam alguma (mas
no total) semelhana com a lgebra comum dos nmeros reais.
Esta pgina apresenta algumas informaes de forma resumida, sem entrar em detalhes como
demonstraes de teoremas e identidades. Alguns outros conceitos e procedimentos relativos
lgebra de Boole so vistos ao longo das pginas sobre circuitos lgicos.

Variveis e operadores bsicos


(Topo pg | Fim pg)
Variveis

Uma varivel booleana representa um dgito binrio, ou seja, s pode ter os valores 0 ou 1. No
conceito matemtico, o domnio dessa varivel pode ser definido como o conjunto
B = {0, 1}
Portanto, se X uma varivel booleana, X

B.

So comuns, para os valores 0 e 1, as designaes falso e verdadeiro, respectivamente.


Uma varivel booleana pode ter mais de um dgito binrio. Nesse caso, seu domnio pode ser dado
por todas as combinaes possveis de valores 0 e 1 dos dgitos. Exemplo: uma varivel de 8 bits
(algumas vezes denominada palavra de 8 bits) permite 28 = 256 combinaes.
Operaes bsicas
As operaes fundamentais da lgebra de Boole tm semelhana com operaes aritmticas
comuns, inclusive alguns smbolos so idnticos, mas no so necessariamente coincidentes:
1) Operao OU
similar adio comum, mas a correspondncia no plena. Smbolo usual o mesmo da adio.
Exemplo (l-se X igual a A ou B):
X=A+B
Outro smbolo, comum em linguagem de programao, a barra vertical:
X=A|B
2) Operao E
similar multiplicao comum e h correspondncia, como poder ser visto adiante. Smbolo
usual o mesmo da multiplicao. Exemplo (l-se X igual a A e B):
X=AB
Muitas vezes, tambm de forma semelhante lgebra comum, o sinal de ponto suprimido:
X = AB
O caractere e comercial (&) usado em algumas linguagens:
X=A&B
3) Operao NO
Tambm denominada negao ou complemento, pode ser considerada similar ao negativo da

lgebra comum. Entretanto, no h correspondncia plena porque a lgebra de Boole no usa sinal
negativo. Smbolo usual uma barra acima (ou antes) da varivel. Exemplo (l-se X igual a no A):
X=A
Alguns outros smbolos so sinal de exclamao e apstrofo:
X = !A
X = A'

Postulados e algumas identidades


(Topo pg | Fim pg)
Os postulados da lgebra de Boole definem os resultados das operaes bsicas informadas no
tpico anterior.
1) Postulados da operao OU
0
0
1
1

+
+
+
+

0
1
0
1

=
=
=
=

0
1
1
1

Algumas referncias escrevem postulados da adio. Mas a adio booleana, no equivale


plenamente adio comum porque, para esta ltima, 1 + 1 deve ser 0.
2) Postulados da operao E
0
0
1
1

0
1
0
1

=
=
=
=

0
0
0
1

Em algumas referncias, so denominados postulados da multiplicao. H equivalncia plena com


a multiplicao comum.
3) Postulados da operao NO
0 = 1
1 = 0

Omitindo as demonstraes, algumas identidades podem ser deduzidas a partir dos postulados
acima:
4) Da operao OU

X
X
X
X

+
+
+
+

0
1
X
X

=
=
=
=

X
1
X
1

5) Da operao E
X
X
X
X

0
1
X
X

=
=
=
=

0
X
X
0

6) Da operao NO
X = X

A relao acima sugere uma semelhana com o negativo da lgebra usual, pois (x) = x.

Algumas propriedades e teoremas


(Topo pg | Fim pg)
1) Propriedade comutativa
A + B = B + A
A B = B A

2) Propriedade associativa
A + (B + C) = A + (B + C) = A + B + C
A (B C) = A (B C) = A B C

3) Propriedade distributiva
A (B + C) = AB + AC

4) Teoremas de Morgan
A + B = A B
A B = A + B

5) Outras igualdades
A + AB = A

A + AB = A + B
(A + B) (A + C) = A + BC

Funo booleana e tabela de verdade


(Topo pg | Fim pg)
Uma funo matemtica genrica de um conjunto X para um conjunto Y, f:X Y, pode ser
entendida como uma regra que define um elemento nico y Y para cada elemento x X. A
notao prtica mais comum y = f(x). Pode-se tambm dizer que a funo faz um mapeamento de
x para y.
O conjunto X denominado domnio da funo e o conjunto Y o seu codomnio.
Seja agora o conjunto das variveis booleanas B = {0, 1}. Se existem n variveis, o conjunto de
todas as combinaes possveis simbolizado por Bn (produto cartesiano).

Tabela 01
Uma funo booleana o conjunto de todas as funes que fazem o mapeamento de m variveis de
entrada para n variveis de sada:
f: Bm Bn
Na prtica, pode-se dizer que uma funo que estabelece uma relao entre um conjunto de m
variveis de entrada com um conjunto de n variveis de sada.
Desde que os valores das variveis so discretos (apenas 0 e 1), o mapeamento da funo pode ser
apresentado em forma tabular, denominada tabela de verdade da funo. O quadro Tabela 01 d
um exemplo para trs entradas e duas sadas.

Eletrnica digital III-10 Portas lgicas

ndice do grupo | Pgina anterior | Prxima pgina |


Portas OU, E e NO |

Portas NO OU, NO E, OU EXCLUSIVO e NO OU EXCLUSIVO |


Portas lgicas so dispositivos prticos que executam funes booleanas bsicas, isto , as
operaes fundamentais OU, E, NO e algumas delas derivadas. Na atualidade, a sua
implementao quase sempre em circuitos eletrnicos integrados, mas podem ser componentes
discretos, circuitos eltricos com rels, dispositivos ticos, circuitos hidrulicos ou mesmo
mecanismos.
Considerando circuitos eltricos ou eletrnicos, deve-se notar que os valores lgicos 0 e 1 so
representados por tenses ou correntes, normalmente em determinadas faixas. Exemplo: no caso de
tenso, 0 a 2 V pode indicar o nvel lgico 0 e 4 a 6 V pode indicar o nvel lgico 1. Entretanto, na
anlise lgica, esse dado no levado em conta e os valores de entradas e sadas so sempre
referidos a 0 ou a 1.

Portas OU, E e NO
(Topo pg | Fim pg)
Porta OU
Nesta porta, a sada S igual operao booleana OU entre os valores das entradas. No quadro
abaixo, Figura 01-a, o smbolo usual e, em 01-b, a tabela de verdade da funo. Mais informaes
sobre lgebra de Boole na pgina Eletrnica Digital II-10.
A funo booleana (ou lgica) S = A + B

Fig 01-a

Fig 01-b

Fig 01-c

A Figura 01-c mostra um circuito simples com rels para a porta OU. Neste caso, 0 V o nvel
lgico 0 e +V o nvel lgico 1. As bobinas dos rels tm supostamente essa tenso nominal. Desde
que os contatos esto em paralelo, a tenso em S ser +V (nvel 1) sempre que pelo menos uma das
bobinas estiver com tenso (nvel 1). Se ambas estiverem sem tenso (nvel 0) a sada S ser
desconectada de +V, ficando no mesmo potencial da terra (0) em razo do resistor R. Portanto, o
circuito opera conforme a tabela de verdade ao lado.
Porta E
A sada S igual operao booleana E entre os valores das entradas. Smbolo usual conforme
Figura 02-a e tabela de verdade em 02-b. A Figura 02-c mostra um circuito simples com rels para a
porta E. Agora, os contatos esto em srie e a sada s ter nvel 1 quando todas as entradas forem
tambm 1.
A funo lgica S = A B

Fig 02-a

Fig 02-b

Fig 02-c

Porta NO
Na porta NO, a sada S igual operao booleana de mesmo nome para a entrada A. Nas
Figuras 03-a, 03-b e 03-c, smbolo usual, tabela de verdade e circuito eltrico simples para a funo.
A funo lgica S = A ou S = A', em notao equivalente.

Fig 03-a

Fig 03-b

Fig 03-c

A porta NO tambm denominada inversor. Para simplificar diagramas, o smbolo apenas um


pequeno crculo se estiver junto de uma entrada ou sada de outra porta lgica.

Portas com mais de duas entradas


Em razo da operao que executa, a porta NO admite apenas uma entrada. As portas OU e E (e
outras delas derivadas) podem ter qualquer nmero n 2 de entradas.

Fig 04-a

Fig 04-b

Fig 04-c

Fig 04-c

Nas Figura 04-a e 04-b, smbolo e tabela de verdade para porta OU de 3 entradas,
S = A + B + C
Nas Figuras 04-c e 04-d, dados similares para porta E de trs entradas,
S = A B C

Portas NO OU, NO E, OU EXCLUSIVO e NO OU EXCLUSIVO


(Topo pg | Fim pg)
Porta NO OU
uma porta OU com um inversor (NO) na sada, que, nos diagramas, pode ser representado por
um pequeno crculo conforme j comentado. Smbolo usual e tabela de verdade para duas entradas
nas Figuras 01-a e 01-b.
Expresso lgica segundo lgebra de Boole:
S = (A + B)
S = (A + B)' (em outra notao)
Devido ao do inversor, os resultados so complementares aos da porta OU.

Fig 01-a

Fig 01-b

Fig 01-c

Fig 01-c

Porta NO E
De forma similar anterior, apresenta resultados complementares aos da porta E devido ao inversor
na sada. Smbolo usual e tabela de verdade para duas entradas nas Figuras 01-c e 01-d deste tpico.
Funo lgica:
S = (A B)
S = (A B)' (em outra notao)
Porta OU EXCLUSIVO
Conforme visto em Eletrnica Digital II-10, a operao booleana OU no oferece plena
equivalncia com a soma aritmtica comum. A funo OU EXCLUSIVO permite essa
correspondncia. Smbolo usual e tabela de verdade para duas entradas nas Figuras 02-a e 02-b.
Expresso booleana:
S = A

Obs: na realidade, a porta OU EXCLUSIVO implementada como uma combinao de portas


bsicas do tpico anterior. Entretanto, devido sua importncia, ela tem o smbolo prprio aqui
exibido e um operador especial para a expresso lgica ( ).

Fig 02-a

Fig 02-b

Fig 02-c

Fig 02-c

Porta NO OU EXCLUSIVO
a porta OU EXCLUSIVO com um inversor na sada, resultando em valores complementares aos
da anterior. Expresso lgica:
S = (A
S = (A

B)
B)' (em outra notao)

Smbolo usual e tabela de verdade nas Figuras 02-c e 02-d.

Eletrnica digital IV-10 : Diagramas de Veitch-Karnaugh

ndice do grupo | Pgina anterior | Prxima pgina |


Determinando circuitos a partir da tabela de verdade |
Diagramas de Veitch Karnaugh |
Diagrama de Veitch Karnaugh para 3 variveis |
Diagrama de Veitch Karnaugh para 4 variveis |

Determinando circuitos a partir da tabela de verdade


(Topo pg | Fim pg)
Em geral, a primeira ao a tomar no desenvolvimento de circuitos determinar o que ele deve
fazer. Para circuitos lgicos, isso dado pela tabela de verdade.
A tabela a seguir representa um circuito de 3 entradas (A, B e C) e uma sada S. A coluna Comb
significa combinao. apenas uma numerao seqencial das combinaes das entradas para
referncias no texto.
Comb
0
1
2
3
4
5
6
7

A
0
0
0
0
1
1
1
1

Tabela 01
B
0
0
1
1
0
0
1
1

C
0
1
0
1
0
1
0
1

S
1
0
1
0
1
1
1
0

Deseja-se desenvolver um circuito lgico que execute a tabela.


O procedimento a seguir descrito possivelmente um dos mais simples, embora no seja o mais
eficiente.
Em primeiro lugar, consideram-se somente as combinaes de sada no zero. Elas so as de
nmeros 0, 2, 4, 5 e 6.

Fig 01
A cada combinao de sada no nula, corresponde um bloco E com nmero de entradas igual ao da
tabela (3 neste caso). Portanto, so 5 blocos E conforme Figura 01.
Em cada bloco E, so adicionados inversores (blocos NO) em cada entrada com valor zero na
combinao.
A sada de cada bloco E ligada entrada de um bloco OU. A sada desse bloco a sada S do
circuito.
Conforme j dito, este mtodo no dos mais eficientes. Os circuitos so grandes demais e podem
ser mais simples, o que objeto dos prximos tpicos.

Diagramas de Veitch Karnaugh


(Topo pg | Fim pg)
O mtodo de Veitch Karnaugh consiste em representar graficamente os valores das variveis de
entrada e os correspondentes valores da sada. A simplificao obtida pela observao dos grupos
formados.
Seja uma tabela de verdade simples, com apenas duas entradas e uma sada.
Comb
0
1
2
3

Tabela 01
A
0
0
1
1

Na Figura 01 (a), so representados:


quadrados acima da linha horizontal
quadrados abaixo da linha horizontal

A = 0
A = 1

B
0
1
0
1

S
0
1
1
1

quadrados esquerda da linha vertical B = 0


quadrados direita da linha vertical B = 1

Fig 01
As sadas so marcadas pelas sobreposies.
Por exemplo, o quadrado inferior esquerdo a sobreposio de A = 1 e B = 0, correspondendo
combinao de nmero 2 da tabela. A sada respectiva S = 1 e indicada no quadrado.
Procede-se de forma anloga para as demais combinaes da tabela de verdade.
Uma vez inseridas todas as sadas, devem ser identificados todos os pares no diagonais possveis
de valores no nulos, mesmo que sobrepostos.
H, portanto, dois pares possveis:
Par 1: equivalente a A
Par 2: equivalente a B.
E a sada uma funo OU dos pares: S = A + B.
Esse resultado um bloco OU simples, indicado em (b) da Figura 01.
Considera-se agora a tabela de verdade segundo Tabela 02 a seguir.
Comb
0
1
2
3

Tabela 02
A
0
0
1
1

B
0
1
0
1

S
0
0
0
1

A Figura 02 (a) exibe o diagrama de Veitch-Karnaugh para essa tabela de verdade.

Fig 02
Neste caso, no h formao de pares.
A sada S = 1 est isolada e deve ser entendida como uma funo E das entradas sobrepostas, isto ,
S = A . B
O resultado , portanto, um bloco E simples conforme (b) da figura.

Diagrama de Veitch Karnaugh para 3 variveis


(Topo pg | Fim pg)
A tabela de verdade para o exemplo deste tpico a mesma usada no tpico Determinando circuitos
a partir da tabela de verdade desta pgina.
O diagrama para as trs variveis dado em (a) da Figura 01.
O preenchimento feito de modo similar ao do diagrama de duas variveis j visto.
Comb
0
1
2
3
4
5
6
7

A
0
0
0
0
1
1
1
1

Tabela 01
B
0
0
1
1
0
0
1
1

C
0
1
0
1
0
1
0
1

S
1
0
1
0
1
1
1
0

Exemplo: a combinao 0 tem A = 0, B = 0 e C = 0. , portanto, a interseo de A, B e C. Marca-se

ento 1 no quadrado correspondente porque a sada S tem esse valor segundo a tabela.
Outro exemplo: para a combinao 6, A = 1, B = 1 e C = 0. Portanto, A, B e C. E o quadrado
marcado com o valor da sada conforme tabela (1).

Fig 01
No diagrama de duas variveis, os grupos de valores 1 s podem se pares. Para trs variveis,
podem ser quadras e pares.
As seguintes regras devem ser observadas:
quadras (e tambm pares) podem ser formadas por elementos no adjacentes se estiverem na
borda (neste caso, so considerados adjacentes).
pares devem estar fora das quadras ou podem ter um elemento comum. No valem os pares com
os dois elementos no interior de uma quadra.
No diagrama da Figura 01 (a) so identificados:
par AB (interseo da rea A com a rea B).
quadra C (toda na rea C).
Portanto, a expresso lgica da sada
S = AB + C
O circuito corresponde dado em (b) da figura. Comparando com o circuito obtido para a mesma
tabela de verdade no tpico Determinando circuitos a partir da tabela de verdade, nota-se que a
simplificao considervel.
Cabe lembrar que o diagrama de Veitch-Karnaugh pode ser construdo a partir da expresso
booleana no lugar da tabela de verdade. Para o circuito no simplificado do tpico mencionado
(Determinando circuitos a partir da tabela de verdade), a expresso lgica :
S = A B C + A B C + A B C + A B C + A B C

Basta, portanto, considerar cada parcela como sada 1 no diagrama e os demais quadrados nulos.

Diagrama de Veitch Karnaugh para 4 variveis


(Topo pg | Fim pg)
Seja agora o exemplo, conforme Tabela 01 a seguir, de uma tabela de verdade com 4 variveis de
entrada e uma sada.
H 11 combinaes com sada 1. Portanto, um circuito montado a partir da tabela, segundo mtodo
j visto, teria 11 portas E de 4 entradas e uma porta OU de 11 entradas.
Por induo, conclui-se que o diagrama de Veitch-Karnaugh para 4 variveis pode ter pares,
quadras e oitavas. So aplicveis regras similares s vistas no tpico anterior.
Comb
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15

A
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

Tabela 01
B
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1

O diagrama para a tabela dado em (a) da Figura 01 a seguir.


So identificados 3 grupos:
par A B C
quadra A C
oitava D
Assim, a expresso booleana simplificada :
S = A B C + A C + D

C
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1

D
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

S
0
1
1
1
0
1
0
1
1
1
0
1
1
1
0
1

O circuito correspondente dado em (b) da mesma figura.

Fig 01
Repetindo observao do tpico anterior, elementos nas bordas podem formar grupos. Isso deve ser
sempre verificado, pois uma nica omisso invalida o resultado.

Fig 02
Nos exemplos da Figura 02 (que no tm relao com o circuito anterior), so identificados:
Em (a):
quadra BD
Em (b):
quadra BD
par ABD

Deve-se tambm observar que o maior grupo possvel contm apenas uma varivel. O segundo
maior contm duas variveis e assim por diante. Portanto, para melhor simplificao, a identificao
dos grupos deve partir dos maiores para os menores.

Eletrnica digital V-10 : Circuito OU exclusivo

ndice do grupo | Pgina anterior | Prxima pgina |


OU exclusivo de duas entradas|
OU exclusivo de trs entradas|
Circuito NO OU exclusivo (XNOR) |

OU exclusivo (XOR) de duas entradas


(Topo pg | Fim pg)
Em pgina anterior, foi dada a definio: funo lgica tal que, no caso de duas entradas, o valor da
sada 1 se as entradas so diferentes e 0 se as entradas so iguais.
A
0
0
1
1

B
0
1
0
1

S
0
1
1
0

A tabela de verdade pode ser vista acima e a funo lgica simbolizada por:
S=A

B#A.1#

Muitas vezes ela considerada elementar, mas, na verdade, implementada com uso dos trs
blocos realmente elementares.
Usando o procedimento dado em Eletrnica digital IV-10, pode-se montar a expresso lgica e o
circuito a partir da tabela anterior:
S = AB + AB#A.2#
A Figura 01 (a) mostra o circuito correspondente a essa expresso. Portanto,
A

B = AB + AB#A.3#

O smbolo do bloco, tambm j visto em pginas anteriores, dado em (c) da mesma figura.

Fig 01
Considerando variveis genricas X, Y e Z, as propriedades da lgebra de Boole permitem escrever:
XX = 0
X + 0 = X
X (Y + Z) = XY + XZ

Portanto, na igualdade #A.3#, pode-se somar AA e BB no lado direito:


A
B)

B = AB + AB + AA + BB = A (A + B) + B (A + B) = (A + B) (A +

Outra propriedade (teorema de Morgan) diz que XY = X + Y. Assim, a expresso anterior fica:
A

B = (A + B) (AB)#B.1#

E o circuito para essa igualdade exibido em (b) da Figura 01.

OU exclusivo (XOR) de trs entradas


(Topo pg | Fim pg)
A tabela de verdade pode ser elaborada com uso da propriedade associativa da lgebra de Boole,
que tambm vale para a funo:
S = A

C = (A

Com os valores de A
0
0

B)

B da tabela do tpico anterior, monta-se a tabela de verdade. Exemplo:

0 = 0
1 = 1

Isso o resultado da linha A=0, B=0, C=1.


A
0
0
0

B
0
0
1

C
0
1
0

S
0
1
1

0
1
1
1
1

1
0
0
1
1

1
0
1
0
1

0
1
0
0
1

Os resultados mostram claramente que a definio anterior para duas entradas (ver OU exclusivo
(XOR) de duas entradas) no pode ser mais vlida:
A sada da ltima linha (111) 1, embora as entradas sejam iguais.
Uma definio mais genrica de OU exclusivo dada por:
Bloco lgico tal que a sada 1 se o nmero de entradas 1 mpar e 0 nos demais casos. Essa
definio se aplica para qualquer nmero de entradas.

Fig 01
A expresso lgica pode ser deduzida da tabela de verdade conforme mtodo dado em Eletrnica
digital IV-10:
S = A B C + A B C + A B C + A B C#A.1#
O circuito correspondente e smbolo so dados na Figura 01.
Usando procedimento idntico, pode-se ampliar o bloco para qualquer nmero de entradas.

Fig 02
Verifica-se agora se possvel simplificar o circuito.
A Figura 02 d o diagrama de Veitch-Karnaugh para as trs variveis, conforme visto em Eletrnica
digital IV-10.

No possvel formar pares nem quadras e, assim, conclui-se que o circuito no admite
simplificao.
A mesma situao dever existir para um nmero maior de entradas.

Circuito NO OU exclusivo (XNOR)


(Topo pg | Fim pg)
o inverso do OU exclusivo e, portanto, a definio genrica : bloco lgico tal que a sada 1 se o
nmero de entradas 1 par e 0 nos demais casos.
A seguir tabela de verdade para trs entradas.
A
0
0
0
0
1
1
1
1

B
0
0
1
1
0
0
1
1

C
0
1
0
1
0
1
0
1

S
1
0
0
1
0
1
1
0

A expresso lgica da sada


#A.1#
O circuito interno o mesmo anterior com o acrscimo de um bloco NO na sada.

Fig 01
Desde que o inverso do OU exclusivo, tambm no deve haver simplificao conforme tpico
anterior.
O smbolo usual mostrado na Figura 01 acima.

Eletrnica digital VI-10 : Decodificador para display de sete


segmentos

ndice do grupo | Pgina anterior | Prxima pgina |


Display de 7 segmentos |

Diagrama de Veitch Karnaugh para o decodificador do display |


Circuito do decodificador para o display |
Exemplo de circuito integrado |

Display de 7 segmentos
(Topo pg | Fim pg)
O display de 7 segmentos um dispositivo bastante usado para indicao de valores numricos.
Desde que ele pode indicar dgitos de 0 a 9 (10 dgitos), a informao binria precisa ter 4 dgitos
binrios, pois, com trs, s oito valores poderiam ser exibidos. Pode-se ento imaginar um circuito
conforme Figura 01.

Fig 01
Nesse circuito, ABCD so as quatro entradas binrias e abcdefg so as sadas para os sete
segmentos do display. A tabela de verdade dada abaixo.
0
1
2
3
4
5
6
7
8
9

A
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

B
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1

C
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1

D
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

a
1
0
1
1
0
1
1
1
1
1

b
1
1
1
1
1
0
0
1
1
1

c
1
1
0
1
1
1
1
1
1
1

d
1
0
1
1
0
1
1
0
1
1

e
1
0
1
0
0
0
1
0
1
0

f
1
0
0
0
1
1
1
0
1
1

g
0
0
1
1
1
1
1
0
1
1

A notao indica valor indiferente (pode ser 0 ou 1), uma vez que no h valor a exibir acima da

combinao 9. O circuito que fornece as entradas deve evitar combinaes nesses casos (algumas
vezes, as combinaes que sobram, total de seis, so usadas para sinal negativo, sinal de erro e
outros).
Conforme mencionado na primeira pgina desta srie, a informao binria no tem
necessariamente relao com o nmero binrio que ela representa. Por exemplo, para a combinao
0, abcdef tem 1111110. Esse nmero binrio no igual ao dgito correspondente no display
(0). Isso , na realidade, um cdigo para o display de sete segmentos.
Um circuito lgico que converte uma entrada para o cdigo do dispositivo denominado
decodificador.
A prpria entrada de 4 bits ABCD, que tem relao direta com o valor decimal, tambm chamada
de cdigo BCD.

Diagrama de Veitch-Karnaugh para o decodificador


(Topo pg | Fim pg)
Em pgina anterior (Eletrnica digital IV-10), foram dados exemplos de diagramas de Veitch
Karnaugh para circuitos com vrias entradas e uma sada. Neste caso so sete, mas, desde que so
eletricamente independentes, considera-se que cada sada um circuito e pode ser elaborado um
diagrama para cada.
Sada a:
a = A + C + BD + BD
Sada b:
b = B + CD + CD

Sada c:
c = B + C + D
Sada d:
d = A + BD + CB + CD +
BCD

Sada e:
e = BD + CD
Sada f:
f = A + CD + CB + BD

Sada g:
g = A + BC + BC + CD

Os valores indiferentes () devem ser inseridos. Como podem ser zero ou um, supem-se valores
convenientes para formar grupos os maiores possveis. Conforme pgina mencionada, quanto maior
o grupo, menor o nmero de variveis e o circuito mais simples.

Circuito do decodificador para o display


(Topo pg | Fim pg)

Fig 01
Na figura acima, circuitos para os segmentos conforme diagrama anterior.

Exemplo de circuito integrado


(Topo pg | Fim pg)
Com os integrados comercialmente disponveis, dificilmente o circuito anterior ser montado na

prtica. A Figura 01 d o diagrama de pinos do decodificador para display CD4511BC da Fairchild


Semiconductor.

Fig 01
Pode-se notar as entradas ABCD e as sadas acbdefg.
VDD: tenso de alimentao (3 a 15 V).
VSS: massa.
LT: teste.
BI: apagar ou modular por pulsos a intensidade dos segmentos.
LT: armazenar o cdigo da entrada.
Entradas no permitidas (valor indiferente nas sadas) produzem sadas nulas.
A adio de interfaces analgicas nas sadas (transistores de potncia e/ou outros) permite controlar
displays de grande porte, como os construdos com lmpadas fluorescentes.

Eletrnica digital VII-10 : Circuitos somadores


ndice do grupo | Pgina anterior | Prxima pgina |
Introduo |
Circuito meio somador |
Somador completo I |
Somador completo II |

Introduo
(Topo pg | Fim pg)
Em pginas anteriores foram vistos circuitos (ou blocos) que fazem operaes lgicas elementares
(E, OU, NO) ou expresses delas derivadas. Operaes lgicas no so equivalentes a operaes
aritmticas, apesar do uso de alguns sinais aritmticos na lgebra de Boole. Seja o exemplo com a
funo OU.
A expresso lgica S = A + B (l-se "S igual a A ou B") no equivale expresso aritmtica S = A
+ B ("S igual a A mais B"). Basta ver a tabela de verdade para concluir que a correspondncia falha
para A = 1 e B = 1.
Pode-se dizer, no entanto, que a funo OU EXCLUSIVO igual soma aritmtica. Mas a
semelhana ainda incompleta. Na operao de soma, preciso considerar tambm um dgito de

transporte ("vai um") e a funo mencionada no tem esse recurso. Por essas consideraes, pode-se
esperar que a operao de soma seja executada por circuitos especficos (somadores), objetos dos
prximos tpicos.
Observao sobre o dgito de transporte: a fim de preservar uniformidade com vrias outras fontes,
mantm-se aqui a notao inglesa, isto , a letra C ("carry") para represent-lo. Mais
especificamente, usa-se Cin ("carry" e "in") se for entrada de circuito e Cout ("carry" e "out") se for
sada.

Circuito meio somador


(Topo pg | Fim pg)
um circuito com entradas para dois dgitos binrios, uma sada para a soma deles e uma sada para
o dgito "vai um" C. A sua tabela de verdade dada a seguir.
Tabela 01
X
0
0
1
1

Y
0
1
0
1

S
0
1
1
0

C
0
0
0
1

qualificado de "meio" porque no h entrada para o dgito "vai um", ou seja, ele pode apenas
iniciar uma soma, mas no pode dar continuao a uma operao anterior. um arranjo bsico para
a implementao de somadores plenos que sero vistos adiante.
A simplicidade da tabela de verdade permite concluir que a sada de soma a funo OU
EXCLUSIVO:

Fig 01
S=X

E a sada de "vai um" a funo E:


C=XY
A Figura 01 mostra o diagrama lgico do meio somador e a representao em forma de bloco.Na
lngua inglesa, o circuito denominado "half adder".

Somador completo I
(Topo pg | Fim pg)
O meio somador no se presta soma de nmeros com mais de um dgito. A Figura 01 d exemplos
de soma comum com 4 dgitos. Em (a) de dois nmeros decimais e, em (b), de dois nmeros
binrios (no h equivalncia entre eles). O procedimento basicamente o mesmo para ambas as
bases.

Fig 01
Considera-se (caso b) um somador para cada par de dgitos. Conclui-se que o meio somador s
pode ser usado para o par de bits menos significativos (mais direita). Para cada um dos demais
pares, deve existir entrada do "vai um" (Cin), que recebe a sada de "vai um" (Cout) da soma do par
anterior.
O circuito da Figura 02 executa a funo de somador completo ("full adder" em ingls).

Fig 02
O par de dgitos X e Y somado por um meio somador e o resultado intermedirio S1 somado
com a entrada de "vai um " (Cin) por um segundo meio somador.
A sada de "vai um" (Cout) global do circuito obtida por um bloco OU que recebe as sadas de
"vai um" de ambos os meio somadores. A operao do circuito pode ser confirmada pela tabela de
verdade a seguir.
X
0
0
1
1
0
0
1

Y
0
1
0
1
0
1
0

Cin
0
0
0
0
1
1
1

Tabela 01
S1
C1
0
0
1
0
1
0
0
1
0
0
1
0
1
0

S
0
1
1
0
1
0
0

C2
0
0
0
0
0
1
1

Cout
0
0
0
1
0
1
1

A tabela do meio somador do tpico anterior pode ser usada para obter os valores intermedirios
(S1, C1 e C2) e o final S. Os valores de Cout podem ser deduzidos pela soma aritmtica das
entradas X, Y e Cin. Uma vez obtidos esses valores, se analisados em funo de C1 e C2, observase que correspondem funo OU, o que confirma o circuito apresentado.

Somador completo II
(Topo pg | Fim pg)
Da Tabela 01 do tpico anterior, pode-se obter a expresso de Cout em funo das entradas X, Y e
Cin:
Cout = XYCin + XYCin + XYCin + XYCin
A Figura 01 o diagrama de Veitch-Karnaugh para essa expresso.

Fig 01
O diagrama permite a simplificao com os trs pares formados:
Cout = XY + CinX + YCin
O respectivo circuito dado na Figura 02.

Fig 02
Para a sada de soma S, o diagrama dado na Figura 03.

Fig 03
No h simplificao possvel e, conforme pode ser visto na pgina Eletrnica digital V-10,
equivale ao circuito OU EXCLUSIVO de 3 entradas:
S=X

Cin

ou, de outra forma,


S = (X

Y)

Cin

Fig 04
Com essa expresso e o circuito anterior (Figura 02), pode-se montar o diagrama de um somador
completo (Figura 04). um arranjo distinto do somador completo do tpico anterior, mas executa
funo idntica.

Eletrnica digital VII-20 : Circuitos somadores

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Exemplo: somador de 4 dgitos |
Complementos |
Subtrao |

Exemplo: somador de 4 dgitos


(Topo pg | Fim pg)
Os somadores completos vistos anteriormente permitem a formao de conjuntos para somar

nmeros de quaisquer quantidades de dgitos.

Fig 01
A Figura 01 d um arranjo para a soma de dois nmeros binrios de 4 dgitos (X3X2X1X0 e
Y3Y2Y1Y0), de acordo com o procedimento aritmtico da Figura 01 do tpico Somador completo I.
O resultado o nmero S3S2S1S0 mais "vai um" (Cout) se houver. O bloco 0 pode ser um meio
somador ou um somador completo com Cin = 0.

Complementos
(Topo pg | Fim pg)
O conceito de complemento usado quando h necessidade de representao de nmeros negativos
no processamento digital. Consideram-se, por exemplo, nmeros binrios de 8 dgitos (ou bits) e
apenas nmeros inteiros.
Se no h necessidade de nmeros negativos, os 8 bits podem representar, em binrio, nmeros de
00000000 a 11111111 (0 a 255 em decimal ou 0 a 28 1). Totalizando portanto 256 nmeros.
Um mtodo de indicar nmeros negativos considerar o bit mais significativo (mais esquerda)
como bit de sinal: 0 indica nulo ou positivo e 1, negativo.
Assim, no conjunto considerado de 8 bits, o maior positivo 27 1 = 127. Com o zero, tem-se
agora 127 + 1 = 128 para zero e positivos. Sobram portanto 128 para os negativos e o menor deles
deve ser 128.
O complemento de um uma das formas de se obter o correspondente negativo para um nmero
na conveno de sinais mencionada. obtido pela simples inverso de todos os dgitos no nmero,
como se a funo lgica NO fosse aplicada a cada. Exemplo:
Seja o nmero decimal 45. Em binrio de 8 bits: 00101101. Complemento de 1: 11010010. Se o
complemento indica o negativo do nmero, a soma de ambos deve ser nula: +45 + (45) = 0. Mas o
resultado da soma 00101101 + 11010010 11111111. Para obter zero, precisa-se somar 1 e
desprezar o dgito "vai um " (Cout). O mtodo foi usado em mquinas mais antigas.
O complemento de dois obtido pela adio de 1 ao complemento de um. Exemplo para o nmero
45:

Em binrio de 8 bits: 00101101. Complemento de 1: 11010010. Adicionando 1, tem-se o


complemento de 2: 11010010 + 1 = 11010011. Se, agora, o nmero somado ao seu complemento
de dois: 00101101 + 11010011 = 100000000. Esse resultado pode ser considerado zero porque o 1
esquerda o "vai um" (Cout) e no mais pertence ao conjunto de 8 bits ( a nona posio na
seqncia da direita para a esquerda).
Portanto, o complemento de dois um mtodo mais consistente e certamente o mais usado nas
atuais mquinas digitais.
Obs: para o nmero zero, a operao com complemento de dois (00000000) = 11111111 + 1 =
100000000. O resultado, como seria esperado, tambm zero, de acordo com o comentrio do
pargrafo anterior.

Subtrao
(Topo pg | Fim pg)
Pode-se construir circuitos para subtrao de forma bastante similar aos de adio j vistos. Tem-se
ento o "meio subtrator" e o "subtrator completo". Entretanto, se adotada a conveno de sinal do
tpico anterior, mais comum o uso de somador e complemento, isto , a subtrao de dois
nmeros equivale soma do primeiro com o complemento do segundo.

Fig 01
O circuito da Figura 01 o somador de 4 bits do tpico Exemplo: somador de 4 dgitos com portas
NO nas entradas Y. Fazendo Cin do somador 0 igual a 1, esse valor somado ao complemento de
1 da entrada Y, resultando no seu complemento de 2, que somado com X. Portanto, na sada o
resultado X Y.

Eletrnica digital XI-10 : Flip-flops

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Lgica combinatria e lgica sequencial |
Lgica sequencial: bloco elementar |

Flip-flop RS bsico |
Adicionando entradas de clock, preset e clear |

Lgica combinatria e lgica sequencial


(Topo pg | Fim pg)
O esquema da Figura 01 um circuito lgico combinatrio porque o valor da sada depende apenas
da combinao de valores das entradas. Como igualdade booleana, dado por:
S = (A B) (C + D)
Exemplo: se, no circuito mencionado, a combinao das entradas ABCD for 1100, a sada ser
sempre 0.

Fig 01
Circuitos combinatrios permitem funes como decodificao, soma, subtrao e muitas outras.
Entretanto, funes mais avanadas (que dependem de tempo, memorizao, etc) no podem ser
implementadas com eles.
O grande avano da eletrnica digital foi dado pelos circuitos sequenciais. Num circuito sequencial,
o valor de uma sada depende no somente da combinao de valores das entradas, mas tambm do
valor anterior, isto , o valor que a sada tinha antes da aplicao da combinao de valores nas
entradas.
Obs: em algumas publicaes, usado o termo "combinacional" no lugar de combinatrio.

Lgica sequencial: bloco elementar


(Topo pg | Fim pg)
O bloco elementar da lgica sequencial conhecido pelo seu nome em ingls, flip-flop. Por
definio, um flip-flop um bloco que, conforme Figura 01 deste tpico, contm:
Duas entradas principais, 1 e 2.
Uma entrada de controle (clock), CK.
Duas sadas complementares, Q e Q.
Uma entrada de pr-ajuste (preset), PR (opcional).
Uma entrada de apagamento (clear ou reset), CL (opcional).

Fig 01
Obs: as entradas de controle, pr-ajuste e apagamento sero, a partir de agora, mencionadas pelo
seus nomes em ingls por ser prtica usual da rea.
Existem vrios tipos de flip-flops, cuja distino se faz pelas letras que representam as entradas 1 e
2.

Flip-flop RS bsico
(Topo pg | Fim pg)
No arranjo da Figura 01, duas portas NO E so interligadas por uma realimentao. Essa
realimentao faz a sada depender dos valores das entradas e do valor ela que tinha antes da
aplicao desses valores nas entradas.

Fig 01
Para anlise, monta-se uma tabela de todos os valores possveis das entradas e os valores possveis
das sadas antes da aplicao das entradas.
Os valores anteriores das sadas so simbolizados por Qa e Qa.
A anlise comea pela suposio que, no momento da aplicao dos valores das entradas, os valores
Qa e Qa esto presentes nas sadas.
Nos casos 0 e 1 (S=0 e R=0), os valores das sadas so iguais aos seus anteriores.
Nos casos 2 e 3 (S=0 e R=1), a situao 3 impossvel (Q no pode ser igual a Q) e pode-se
concluir que a sada ser forada para a situao estvel (Q=0 e Q=1).
Pelo mesmo motivo, pode-se concluir que, nos casos 4 e 5 (S=1 e R=0), a sada ser Q=1 e Q=0.
N

0
1
2

0
0
0

0
0
1

a
(S)
1
1
1

b
(Qa)
1
0
1

c
(a.b)
1
0
1

d
(Qa)
0
1
0

e
(R)
1
1
0

f
(d.e)
0
1
0

Qa

Qa

0
1
0

1
0
1

Q
(c)
0
1
0

Q
(f)
1
0
1

3
4
5
6
7

0
1
1
1
1

1
0
0
1
1

1
0
0
0
0

0
1
0
1
0

0
0
0
0
0

1
0
1
0
1

0
1
1
0
0

0
0
1
0
0

1
0
1
0
1

0
1
0
1
0

1
1
1
1
1

1
1
0
1
1

Nos casos 6 e 7 (S=1 e R=1), no h situao estvel e so condies impossveis para este tipo de
circuito.
S
0
0
1
1

R
0
1
0
1

Q
Qa
0
1
*

A tabela de verdade para o flip-flop assim construdo dada acima. O asterisco (*) indica uma
situao impossvel ou no permitida.

Adicionando entradas de clock, preset e clear


(Topo pg | Fim pg)
Circuitos sequenciais recebem em geral informaes que mudam com o tempo. Portanto,
conveniente uma forma de controlar o recebimento desses dados.

Fig 01
Na Figura 01, duas portas E foram inseridas nas entradas do flip-flop do circuito anterior, formando
uma entrada de clock.
Se a entrada de clock for 0, ocorre sempre g=0 e h=0, independente dos valores de S e R. Essa
condio equivale aos casos 1 e 2 anteriores e as sadas permanecem nos seus valores prvios.
Se a entrada de clock for 1, ocorre g=S e h=R e o circuito se comporta como o do tpico anterior,
com a mesma tabela de verdade e o mesmo estado impossvel. Assim, a entrada de clock comanda a
operao do bloco.

Fig 01
Na Figura 02 foram adicionadas as entradas preset (PR) e clear (CL).
Se ambas forem iguais a 1, o flip-flop opera sem qualquer alterao. Estando a entrada clock em
zero, a sada Q assume valor 1 se preset for 0 e 0 se clear for 0. Ou seja, essas entradas permitem
definir um valor da sada de forma independente das demais, o que pode ser til em muitos
circuitos.
Os valores de PR e CL no podem ser simultaneamente nulos, pois seria uma condio invlida (Q
s pode ter um valor).

Eletrnica digital XI-20 : Flip-flops


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Flip-flop JK |
Flip-flop mestre-escravo |

Flip-flop JK
(Topo pg | Fim pg)
A introduo das entradas CK, PR e CL ao flip-flop RS conforme tpico Adicionando as entradas
de clock, preset e clear resulta em um circuito com um estado impossvel, o que certamente
prejudica a utilizao na prtica.
Para contornar a situao, o tipo JK o circuito anterior com portas E de 3 entradas conforme
Figura 01, isto , com retorno das sadas para a terceira entrada.

Fig 01
Nota-se que, direita da linha vertical tracejada, o arranjo o mesmo do RS bsico e, portanto, os
valores informados na tabela de anlise abaixo so os correspondentes tabela de verdade do RS

(considerando CK=1. Se nulo, no h nenhuma mudana, similar ao tpico anterior mencionado).


J
0
0
0
0
1
1
1
1

K
0
0
1
1
0
0
1
1

m (Qa)
1
0
1
0
1
0
1
0

n (Qa)
0
1
0
1
0
1
0
1

S
0
0
0
0
1
0
1
0

R
0
0
0
1
0
0
0
1

Q
Qa
Qa
0
0
1
1
1
0

Na primeira e sexta linhas as sadas so, conforme tabela do RS, os seus valores anteriores. E a
tabela de verdade ser a seguinte.
J
0
0
1
1

K
0
1
0
1

Q
Qa
0
1
Qa

O resultado da tabela de verdade mostra que o flip-flop JK eliminou o problema do estado


impossvel da configurao simples RS.
Entretanto, ainda resta um outro: na maioria dos circuitos prticos, a entrada de clock uma
sucesso de pulsos conforme exemplo da Figura 02. Durante o intervalo T (pulso no nvel 1) o flipflop pode mudar de estado se as sadas mudarem.

Fig 02
Isso pode representar um inconveniente e o ideal seria um controle mais preciso, como no ponto A,
transio do nvel 1 para 0. A soluo dada pelo flip-flop mestre-escravo, objeto do prximo
tpico.

Flip-flop mestre-escravo
(Topo pg | Fim pg)
A Figura 01 d o arranjo bsico. Na realidade, so dois flip-flops em cascata, o escravo segue o
mestre.
Supe-se que o clock esteja inicialmente no nvel zero. Nessa condio, o bloco mestre est inativo
e variaes nas entradas J e K no produzem mudanas na sada.

Fig 01
Quando o clock passa para 1, o circuito escravo bloqueado, mantendo a sada Q anterior.
Variaes nas entradas produzem variaes em Qm e Qm, mas no afetam a sada porque CK
zero.
J
0
0
1
1

K
0
1
0
1

Q
Qa
0
1
Qa

Quando o clock passa para zero, o mestre bloqueado e o escravo, liberado. Assim, ele assume a
sada correspondente ao estado anterior transio.
E a tabela de verdade (acima) a mesma do tipo anterior, considerando que as mudanas s
ocorrem nas transies de 1 para 0 do clock.

Eletrnica digital XI-30 : Flip-flops


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Flip-flops tipos T e D |
Aplicaes de flip-flops |
Registradores de deslocamento |
Conversor paralelo/srie |

Flip-flops tipo T e D
(Topo pg | Fim pg)
Um flip-flop tipo T
um JK com as
entradas interligadas
e, portanto, seus
valores s podem ser
iguais.
T
Q

0
1

Qa
Qa

Tabela de verdade
do flip-flop tipo T
Um flip-flop tipo D
um JK com uma
porta NO entre as
entradas e, portanto,
seus valores s
podem ser opostos.
D
Q
0
0
1
1
Tabela de verdade
do flip-flop tipo D

Aplicaes de flip-flops
(Topo pg | Fim pg)
As caractersticas de manter e interagir com os valores anteriores e do controle pelo clock do aos
flip-flops recursos no disponveis em circuitos simplesmente combinatrios. Informaes podem
ser armazenadas, ou melhor, memorizadas e recuperadas no instante adequado. O flip-flop o bloco
bsico para operaes lgicas avanadas.
Algumas aplicaes comuns de flip-flops so dadas nesta e nas prximas pginas.

Registradores de deslocamento
(Topo pg | Fim pg)
Seja o circuito da Figura 01, isto , 4 flip-flops mestres-escravos ligados em cascata e com clock
comum.
Desde que o flip-flop 3 tipo D e a sada de cada ligada entrada do seguinte, os valores
presentes nas entradas s podem ser complementares entre si, isto , se J 0, K 1 e vice-versa.

Fig 01

Nessas condies, conforme tabela de verdade, os valores das sadas no dependem dos estados
anteriores, mas apenas dos valores nas entradas na transio do clock de 1 para 0.
E o circuito atua como um conversor srie/paralelo, isto , uma informao em srie aplicada na
entrada ES, desde que devidamente sincronizada com os pulsos de clock, ser posta nas sadas S0 a
S3 aps o 4 pulso de clock.

Fig 02
Supe-se, por exemplo, que, em determinado instante, a entrada srie ES seja 1. Assim, no flip-flop
3 ocorre J = 1 e K = 0. Na prxima transio (descida) do clock, esses valores estaro nas sadas Q e
Q do mesmo flip-flop (3). E, ento, S3 = 1. Na transio seguinte do clock, esse valor ser, pelo
mesmo processo, transferido para a sada S2 porque as entradas do flip-flop 2 so as sadas do flipflop 3. E assim sucessivamente.
Portanto, a cada pulso de clock, a informao se desloca da esquerda para a direita, razo do nome
registrador de deslocamento. No exemplo da Figura 02, depois do 4 pulso, a sada ser 1001.

Conversor paralelo/srie
(Topo pg | Fim pg)
Um arranjo similar ao registrador de deslocamento pode proporcionar a operao inversa, isto , a
converso de uma informao paralela em serial. O esquema dado na Fig 01 deste tpico, com o
uso de flip-flops com entradas preset e clear.

Fig 01
Na situao inicial, clear = 1 e habilitar = 0. Para iniciar o processo, d-se um pulso 0 em clear
(zerando todos os flip-flops) e depois um pulso 1 em habilitar. Quando habilitar = 1, se uma entrada
E for 0, o respectivo PR ser 1 e o flip-flop ter valor 0 devido limpeza anterior.
Considerando ainda habilitar = 1, se uma entrada E for 1, o respectivo PR ser 0, o que faz a sada
do flip-flop 1. Assim, essa operao transfere os dados das entradas paralelas para os respectivos
flip-flops. De forma similar ao tpico anterior, os pulsos de clock deslocam a informao para a

direita e a forma serial estar presente na sada S.

Eletrnica digital XI-40 : Contadores assncronos


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Contadores assncronos |
Contador assncrono bsico |
Contador assncrono de dcada |
Contadores assncronos decrescentes |
Exemplo de circuito integrado |

Contadores assncronos
(Topo pg | Fim pg)
Contadores so dispositivos de mltiplas e importantes aplicaes e, na Eletrnica Digital, so
facilmente implementados com flip-flops. Esta pgina trata de contadores assncronos, assim
denominados porque as entradas de controle (clock) dos diversos flip-flops que os compem no
trabalham na mesma frequncia.

Contador assncrono bsico


(Topo pg | Fim pg)
A Figura 01 d o esquema: so usados 4 flip-flops tipo mestre-escravo ligados em cascata, com a
sada Q de cada ligada entrada de clock do seguinte. As entradas J e K de cada flip-flop so
mantidas no nvel 1.

Fig 01
Supondo que inicialmente todos os flip-flops esto no nvel 0, o comportamento pode ser visto
pelos grficos da Figura 02.
Tambm suposto que, a partir de determinado instante, uma sequncia de pulsos retangulares
aplicada na entrada de clock E do flip-flop nmero 0, conforme grfico superior da figura
mencionada.

Fig 02
Em pgina anterior foi visto que flip-flops tipo mestre-escravo s mudam de estado na descida
(transio de 1 para 0) dos pulsos de clock. Assim, a sada do flip-flop 0 no acompanha
exatamente a entrada de clock e o resultado uma sequncia de pulsos com o dobro da largura. E de
forma anloga para os demais. Desde que os flip-flops esto ligados em cascata, as larguras de
pulso dobram em cada etapa, o que claramente visto no grfico.
E
nada
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16

S3
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0

S2
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0

S1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0

S0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0

Na tabela acima os valores da coluna E so apenas nmeros sequenciais dos pulsos de entrada e as
demais colunas contm os nveis lgicos das sadas de acordo com os grficos anteriores,
considerando S3 o dgito mais significativo. Pode-se notar que os valores das sadas correspondem
s contagens em nmeros binrios dos pulsos de entrada. E o processo reiniciado aps o dcimo
sexto pulso.
Voltando aos grficos da Figura 02, pode-se verificar que o circuito opera tambm como um divisor
de frequncia. Se as larguras dos pulsos, isto , os perodos so dobrados, as frequncias so

reduzidas pela metade porque frequncia o inverso do perodo. S0 tem frequncia igual metade
da de entrada, S1 a metade da de S0 e assim sucessivamente, ou seja, cada flip-flop divide a
frequncia por 2.

Contador assncrono de dcada


(Topo pg | Fim pg)
O circuito do tpico anterior conta sequncias de 16 pulsos e no difcil concluir que esse nmero
resultado de 2n, onde n o nmero de flip-flops (4 no caso). Entretanto, em muitos casos,
necessrio que a contagem seja feita em sequncias de 10 pulsos (ou dcadas), a base usual de
numerao.
Desde que 10 no potncia inteira de 2, pode ser usado o artifcio indicado na Figura 01 deste
tpico: uma porta NAND com a sada conectada nas entradas CLEAR dos flip-flops.

Fig 01
As entradas da porta recebem os valores S3, S2 (equivalente a Q do flip-flop 2), S1 e S0
(equivalente a Q do flip-flop 0).
Assim, quando o valor nessas entradas for igual a 1010 (10 em binrio), as entradas CLEAR sero
nulas, zerando os flip-flops e reiniciando a contagem. O artifcio pode ser ajustado para qualquer
tamanho da sequncia, desde que menor que 2n, onde n o nmero de flip-flops.

Contadores assncronos decrescentes


(Topo pg | Fim pg)
Os circuitos vistos at aqui contam de forma crescente. Algumas aplicaes exigem forma
contrria, isto , decrescente. Na contagem decrescente, as sadas so complementos dos valores da
tabela 01 do tpico Contador assncrono bsico, ou seja, 1111, 1110, etc.
Assim, um meio de se obter contagem decrescente simplesmente considerar, no circuito da Figura
01 do tpico Contador assncrono bsico, as sadas S0 a S3 como as sadas Q dos respectivos flipflops, conservando as ligaes entre Q e CK dos flip-flops adjacentes.

Fig 01
Outra forma modificar o circuito para o da Figura 01 deste tpico: as entradas de clock recebem as
sadas Q e no Q, permanecendo estas ltimas como sadas. A anlise grfica pode ser feita de
forma similar ao tpico 3 e, por isso, no comentada.
Havendo necessidade de contagem crescente ou decrescente, pode ser usado um arranjo conforme
circuito da Figura 02.

Fig 02
Os trs blocos B atuam como chaves lgicas e o circuito se comporta como o da Figura 01 do
tpico Contador assncrono bsico (crescente) ou o da Figura 01 do tpico anterior (decrescente),
dependendo do nvel lgico da entrada de controle C.

Exemplo de circuito integrado


(Topo pg | Fim pg)
A Figura 01 abaixo d o diagrama lgico do CI 74HC/HCT93 da Philips. um integrado de 14
pinos numerados conforme figura (os pinos no indicados no so usados).

Fig 01
Funciona de forma similar ao circuito da Figura 01 do tpico Contador assncrono bsico, isto , um
contador de 4 flip-flops (ou 4 bits), mas o flip-flop 0 (entrada CP0) separado dos demais (entrada
CP1). Para funcionar como contador de 4 bits, deve ser usada a entrada CP0 e CP1 dever ser ligada

externamente com a sada Q0.


Se usada a entrada CP1, o circuito funciona como um contador de 3 bits, com sadas Q1, Q2 e Q3.
As entradas de controle dos pinos 2 e 3 (MR, "master reset") zeram a contagem se ambas forem
levadas ao nvel 1.

Eletrnica digital XI-50 : Contadores sncronos


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Contadores sncronos |
Tabelas do flip-flop |
Tabela para um contador de dcada |
Diagramas para o contador |
Circuito para o contador sncrono de dcada |
Exemplo de circuito integrado |

Contadores sncronos
(Topo pg | Fim pg)
Conforme visto na pgina anterior, nos contadores assncronos os flip-flops so ligados em cascata
e trabalham em diferentes frequncias. Na realidade, cada um opera na metade da frequncia do
anterior. Os circuitos so simples e, em princpio, parecem atender todas as necessidades. Os
circuitos prticos apresentam pequenas diferenas e variaes de tempos de resposta e, portanto,
erros podem ocorrer com frequncias mais altas. Nos contadores sncronos esse problema
minimizado porque todos os flip-fops recebem, nas entradas de clock, o mesmo sinal, isto , os
pulsos a contar.

Fig 01
O esboo de um contador sncrono de 4 dgitos binrios dado na Figura 01: cada flip-flop recebe a
mesma entrada E e as sadas Q so os dgitos resultantes da contagem, de forma similar ao
assncrono. A tarefa agora achar ligaes e blocos lgicos entre os flip-flops de forma que a
contagem seja efetivada com a entrada de clock comum.

Tabelas do flip-flop
(Topo pg | Fim pg)
A Tabela 01 a tabela de verdade do flip-flop JK, conforme matria na pgina Eletrnica Digital
XI-10. Qa o valor anterior da sada Q, antes da aplicao dos valores das entradas J e K. A mesma

coisa vale para o flip-flop tipo mestre-escravo, lembrando que, neste ltimo, as mudanas somente
ocorrem na variao (descida) de 1 para 0 dos pulsos aplicados na entrada de clock.
Tab 01
J
0
0
1
1

Caso
I
II
III
IV

K
0
1
0
1

Q
Qa
0
1
Qa

A partir da tabela de verdade, pode-se elaborar uma tabela de transio, conforme Tabela 02.
So listados os valores anterior e atual possveis para a sada e os correspondentes valores que as
entradas devem ter para ocorrer cada transio de Qa para Q.
Casos
I e II
III e IV
II e IV
I e III

Tab 02
Qa
Q
0
0
0
1
1
0
1
1

J
0
1

1
0

Observando a primeira linha de valores da Tab 02: a transio de Qa=0 para Q=0 s pode ocorrer
nos casos I e II da Tab 01 (nos demais casos, ou Q 1 ou o inverso de Qa, o que contra a hiptese
assumida de Qa=0 e Q=0).
Assim, nos casos I e II de Tab 01, a entrada J sempre 0 e a entrada K, 0 ou 1, isto , indiferente
(simbolizado por conforme j visto em pginas anteriores). Raciocnio similar usado para os
demais casos, resultando na tabela de transio Tab 02.

Tabela para um contador de dcada


(Topo pg | Fim pg)
Supe-se agora que, para circuito esboo da Figura 01 do tpico Contadores sncronos, deseja-se
um meio de faz-lo contar repetidamente sequncias de 10 pulsos. Assim, as sadas S3 a S0 devem
assumir valores binrios de 0000 a 1001, incrementados 1 a 1 conforme Tabela 01. claro que,
conforme circuito, cada sada S a mesma sada Q do respectivo flip-flop.
Considera-se que a primeira linha (pulso 1) corresponde transio deste para o pulso 2. Assim, S3
(ou Q3) vai de 0 para 0 e, conforme Tabela 02 do tpico Tabelas do flip-flop, J3 e K3 sero
respectivamente 0 e . S2 e S1 tambm vo de 0 para 0 e, assim, os dados de J2/K2 e J1/K1
tambm sero 0 e . S0 muda de 0 para 1. Portanto, conforme Tabela 02 do tpico Tabelas do flipflop, J0 e K0 sero 1 e respectivamente.
A tabela completada com o uso procedimento similar, lembrando que, no pulso 10, a transio
para valores de S3 S2 S1 S0 iguais a 0000, ou seja, o reincio da contagem.
Pulso

S3

S2

S1

S0

Tab 01
J3
K3

J2

K2

J1

K1

J0

K0

1
2
3
4
5
6
7
8
9
10

0
0
0
0
0
0
0
0
1
1
0

0
0
0
0
1
1
1
1
0
0
0

0
0
1
1
0
0
1
1
0
0
0

0
1
0
1
0
1
0
1
0
1
0

0
0
0
0
0
0
0
1

0
1

0
0
0
1

0
0

0
0
0
1

0
1

0
1

0
0

0
1

0
1

Pode-se concluir que o circuito da Figura 01 do tpico Contadores sncronos funcionar como um
contador de dcada sncrono se cada entrada J e K de flip-flop receber a sada de um circuito
combinatrio de entradas S3 a S0 e tabela de verdade conforme Tabela 01 deste tpico. Desde que
so oito o total de entradas J e K, sero necessrios oito circuitos combinatrios, que podem ser
traados com o uso dos diagrama de Veitch-Karnaugh, j vistos na pgina Eletrnica digital IV-10.

Diagramas para o contador


(Topo pg | Fim pg)
A Figura 01 d os diagramas para as quatro primeiras entradas de flip-flops da tabela do tpico
anterior. O termo "entrada" se refere aos flip-flops. Na realidade, tambm sero sadas de circuitos
combinatrios com entradas S3 S2 S1 S0 conforme j mencionado.
Desde que o circuito no opera com valores de S3 S2 S1 S0 acima de 1001, os valores de sada nos
diagramas devem ser considerados indiferentes () para maximizar a simplificao.

Fig 01
Portanto:
J3 = S2 S1 S0, K3 = S0, J2 = S1 S0 e K2 = S1 S0.
A Figura 02 d o diagrama para as entradas restantes.

Fig 02
O resultado : J1 = S3 S0, K1 = S0, J0 = 1, K0 = 1.

Circuito para o contador sncrono de dcada


(Topo pg | Fim pg)
Com o uso de dois blocos E de duas entradas e um de trs entradas, possvel aplicar os valores nas
entradas dos flip-flops de acordo com os resultados do tpico anterior. E o circuito bsico do
contador dado na Figura 01 abaixo.

Fig 01
Procedimento similar pode ser usado para contadores de outras sequncias e contadores que operam
de forma crescente ou decrescente. Neste ltimo caso, basta acrescentar na tabela uma varivel de
controle que seja, por exemplo, 0 para a parte crescente e 1 para a decrescente. Com 4 flip-flops, a
simplificao mais trabalhosa, pois, neste caso, os diagramas de Veitch-Karnaugh sero de 5
variveis.

Exemplo de circuito integrado


(Topo pg | Fim pg)
A Figura 01 abaixo d a identificao dos pinos do circuito integrado 74F162A da Fairchild
Semiconductor. um contador de dcada sncrono, que pode operar com frequncias de at 120
MHz. Tenso tpica de alimentao (Vcc) na faixa de 4,5 a 5,5 V.

Fig 01
Q3 Q2 Q1 Q0 so as sadas, equivalentes a S3 S2 S1 S0 do circuito da Fig 01 do tpico anterior. TC
(terminal count) indica o fim da contagem e usado para implementar contadores em vrios
estgios (exemplo: unidades, dezenas, centenas).
Tab 01
SR
0
1
1
1
1

PE

0
1
1
1

CET

1
0

CEP

Modo
Limpar (reset)
Carrega Pn Qn
Contar
Parar
Parar

CP a entrada dos pulsos a contar (clock). P3 P2 P1 P0 so entradas paralelas cujos valores podem
ser transferidos para as sadas Q3 Q2 Q1 Q0 mediante condio informada na Tabela 01. Outros
modos so dados na mesma tabela.

Eletrnica digital XXI-10 : Conversor digital-analgico


ndice do grupo | Pgina anterior | Prxima pgina |
Introduo aos conversores |
Somador com amplificador operacional |
Conversor digital-analgico tipo R-2nR |
Conversor digital-analgico tipo R-2R |
Exemplo de circuito integrado |

Introduo aos conversores


(Topo pg | Fim pg)
Na Eletrnica Digital, conversores so circuitos que transformam grandezas analgicas em digitais
ou vice-versa. Isso uma necessidade imposta pela prtica. Em muitos casos, h grandezas
analgicas que precisam ser convertidas em digitais. Por exemplo, a sada de tenso de um sensor
de temperatura de um termmetro digital. Em outros casos, a operao inversa usada.

Fig 01
As Figuras 01 (a) e 01 (b) do os diagramas de blocos bsicos dos conversores analgico-digitais
(AD) e digital-analgicos (DA). Em alguns casos, a entrada e sada so analgicas e uma
configurao como a indicada na Figura 01 (c) pode ser aplicada.
Os conversores digital-analgicos so consideravelmente mais simples que os analgico-digitais.
Na realidade, vrios tipos de conversores analgico-digitais usam conversores digital-analgicos
como parte do circuito. Portanto, estes ltimos devem ser vistos em primeiro lugar.

Somador com amplificador operacional


(Topo pg | Fim pg)
Embora um conversor digital-analgico possa ser implementado apenas com resistores e diodos,
mais comum o uso do amplificador operacional para proporcionar tenses de sada em nveis
razoveis, evitando valores muito baixos que ocorrem no caso de resistores e diodos.

Fig 01
O circuito da Figura 01 o bsico de um somador com amplificador operacional. Mais informaes
sobre amplificadores operacionais so dadas na pgina correspondente neste site. Nessa pgina
pode ser visto que a tenso de sada Vs deste circuito dada por:
Vs = Rr [ (Va/Ra) + (Vb/Rb) + (Vc/Rc) ]#A.1#
Se Ra = Rb = Rc = R, o circuito faz a soma porque
Vs = (Rr/R) ( Va + Vb +Vc )#A.2#

Conversor digital-analgico tipo R-2nR


(Topo pg | Fim pg)

As entradas Va, Vb, Vc e Vd so as entradas digitais do conversor, correspondendo Va ao bit mais


significativo. Assim, essas entradas s podem ter valores 0 ou 1 em termos lgicos. O valor fsico
depende do projeto do circuito. Aqui considera-se 5V, isto , nvel 1 igual a 5 V.
O circuito da Figura 01 o mesmo somador do tpico anterior, acrescido de uma entrada para
formar um conversor de 4 dgitos binrios (4 bits).
Os resistores Ra, Rb ... tm valores relacionados com 2n (1R, R2, 4R, ...)

Fig 01
Adaptando a igualdade #A.1# do tpico anterior para o circuito da Figura 01, isto , adicionando
uma entrada,
Vs = Rr [ (Va/R) + (Vb/2R) + (Vc/4R) + (Vd/8R) ]#A.0#
ou
Vs = (Rr/R) [ (Va/1) + (Vb/2) + (Vc/4) + (Vd/8) ]#A.1#
Considerando um caso particular de Rr = R, a frmula anterior fica:
Vs = [ (Va/1) + (Vb/2) + (Vc/4) + (Vd/8) ]#A.2#
A (Va)
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

B (Vb)
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1

C (Vc)
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1

D (Vd)
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

|Vs| (V)
0,000
0,625
1,250
1,875
2,500
3,125
3,750
4,375
5,000
5,625
6,250
6,875
7,500
8,125
8,750
9,375

Para este caso, montada a Tabela 01, supondo, conforme j dito, que entrada lgica 0 0 V e 1 5
V (no considerado o sinal negativo da sada pois o que interessa so os valores absolutos para
demonstrar o funcionamento).
Para a primeira linha de dados (0000) o valor da sada naturalmente zero. Para a segunda linha
(0001)
| Vs | = 0/1 + 0/2 + 0/4 + 5/8 = 0,625 V
Para a terceira linha (0010),
| Vs | = 0/1 + 0/2 + 5/4 + 0/8 = 1,250
Repetindo o clculo para as demais linhas, o resultado o informado na tabela. Pode-se observar
que os valores analgicos da sada so proporcionais aos valores digitais das entradas, com
intervalo de 0,625 V correspondendo ao intervalo 1 da entrada digital.
Nota-se que o intervalo (e, portanto, a mxima tenso de sada) depende da relao Rr/R (1 neste
exemplo) e que ela pode ser modificada para resultar em valores adequados ao circuito.
O nmero de dgitos binrios da entrada tambm pode ser modificado, bastando adicionar ou
remover resistncias de entrada, obedecendo a relao 2nR (exemplo: para 5 dgitos binrios, a
resistncia da entrada adicional Ve seria 16 R).

Conversor digital-analgico tipo R-2R


(Topo pg | Fim pg)
O conversor do tpico anterior apresenta uma desvantagem de implementao: h necessidade de
vrias resistncias com valores mltiplos de potncias inteiras de 2. Considerando que, em geral, o
nmero mnimo de bits com que se trabalha oito, a resistncia da entrada do dgito menos
significativo deve ser 256 vezes a do mais significativo. Tanta diferena pode levar a correntes ou
outras caractersticas fora da faixa de operao dos circuitos, alm da necessidade de resistores com
valores especiais. Mas se pode imaginar usar apenas resistores de valor R e fazer sries destes para
os demais. Neste caso, o nmero deles seria consideravelmente aumentado.
O conversor da Figura 01 usa a chamada malha R-2R, nome dado em razo da existncia de apenas
2 valores de resistncias no circuito de entrada (R e 2R).
Para anlise do circuito, deve ser lembrado que o ponto O tem potencial nulo ou prximo. o
chamado terra virtual, que pode ser visto na pgina Amplificadores Operacionais.

Fig 01

O circuito equivalente para a entrada dado na Figura 02: a tenso de entrada para o amplificador
operacional pode ser considerada a tenso entre o ponto P e a massa.

Fig 02
Na anlise, considera-se V a tenso do nvel lgico 1. Para a situao 0000 (Va = Vb = Vc = Vd =
0), h naturalmente tenso nula na entrada e sada tambm nula.
Para a condio 0001 (Va = 0, Vb = 0, Vc = 0, Vd = V, onde Va o dgito mais significativo),
pode-se considerar as entradas nulas com o mesmo potencial da massa e o circuito equivalente
dado na Figura 03.

Fig 03
Simplificando o circuito por associaes sucessivas de resistncias em paralelo e em srie, pode-se
deduzir que a resistncia entre o ponto Z e a massa R. Assim, a tenso Vzo = V/3.
A resistncia entre o ponto Y e o ponto O R e, portanto, a tenso Vyo = Vzo/3 = V/6. De forma
anloga pode-se concluir que Vxo = Vyo/2 = V/12 e Vpo = Vxo/2 = V/24.
A Figura 04 d o diagrama equivalente para a situao 0010 (Va = 0, Vb = 0, Vc = V, Vd = 0). A
resistncia entra y e massa R. Assim Vyo = V/3. E, de forma anloga anterior, Vpo = V/12.

Fig 04
O mesmo procedimento pode ser repetido para as demais combinaes, mas possvel deduzir que,
para 0100, Vpo = V/6 e, para 1000, Vpo = V/3.
A (Va)
0
0
0
0
0
0
0
0
1

B (Vb)
0
0
0
0
1
1
1
1
0

C (Vc)
0
0
1
1
0
0
1
1
0

Tab 01
D (Vd)
0
1
0
1
0
1
0
1
0

Vpo (V)
0,00
0,20
0,40
0,60
0,80
1,00
1,20
1,40
1,60

|Vs| (V)
0,00
0,40
0,80
1,20
1,60
2,00
2,40
2,80
3,20

1
1
1
1
1
1
1

0
0
0
1
1
1
1

0
1
1
0
0
1
1

1
0
1
0
1
0
1

1,80
2,00
2,20
2,40
2,60
2,80
3,00

3,60
4,00
4,40
4,80
5,20
5,60
6,00

Para combinaes com mais de um dgito 1, a tenso resultante a soma do desmembramento.


Exemplo: para 0011, Vpo a soma do caso 0001 com o caso 0010, ou seja, Vpo = V/12 + V/24.
A fim de simplificar as divises, considera-se a tenso do nvel 1 V = 4,8 volts. E a resistncia de
realimentao do circuito (Figura 01) Rr = 4R. De acordo com a igualdade #A.1# do primeiro
tpico (considerando, conforme j dito, apenas uma resistncia de entrada igual a 2R),
Vs = Rr / 2R (Vpo) = 2 Vpo
A Tabela 01 pode ser montada com essas hipteses e os valores calculados.

Exemplo de circuito integrado


(Topo pg | Fim pg)
A Figura 01 d a identificao dos pinos do circuito integrado DAC7621. um conversor digital
analgico de 12 bits, fabricado pela Burr-Brown, para aplicaes como controle de processos,
perifricos de computadores, instrumentos, etc.
As entradas digitais so marcadas por DB0 a DB11 e existe um terra especfico para as mesmas
(DGND). O pino AGND o terra analgico, para a sada analgica (Vout) e tenso de alimentao.
Cada unidade binria de entrada corresponde a 1 mV de sada, que varia portanto de 0 V (000H na
entrada) at 4,095 V (FFFH na entrada).

Fig 01
As entradas digitais passam antes da converso por dois registradores temporrios: registrador de
entrada (Reg in) e do conversor (Reg DAC).
R/W
0

CS
0

LDDAC
0

Tab 01
Reg In
escreve

Reg DAC
escreve

Modo
escrever

0
1

0
0
1
1

1
1
0
1

escreve
l
mantm
mantm

mantm
mantm
atualiza
mantm

escr entr
ler entr
atualizar
manter

As entradas auxiliares (R/W, CS e LDDAC) manipulam as operaes conforme Tabela 01. A


entrada CS ("chip select") para o caso de mais de um dispositivo no circuito. A entrada CLR
("clear") zera o dispositivo. Alimentao Vdd de 4,75 a 5,25 volts.

Eletrnica digital XXI-20 : Conversor analgico digital


ndice do grupo | Pgina anterior | Prxima pgina |
Conversor tipo paralelo |
Conversor tipo rampa digital |
Conversor tipo rastreamento |
Conforme dito na pgina anterior, a converso e uma grandeza analgica em digital mais
complexa do que o procedimento inverso. Nesta pgina so descritos alguns tipos de conversores.

Conversor tipo paralelo


(Topo pg | Fim pg)
provavelmente a forma mais simples e direta de converso. A Figura 01 d o diagrama bsico
para sada em trs dgitos binrios.
Uma tenso de referncia (4,8 V no exemplo) aplicada na srie de divisores de tenso formados
por R1 a R7, de idnticos valores (R). Os blocos C1 a C7 so comparadores: se o sinal em (+) for
maior que em (), a sada 1 e nula nos demais casos.
Supe-se, por exemplo, que 2 volts so aplicados na entrada analgica: C1, C2 e C3 tero sada 1 e
C4, C5, C6 e C7 tero sada 0. Ou, de baixo para cima, 0001111.
X1 a X7 so blocos tipo OU EXCLUSIVO, ou seja, a sada nula se as entradas so iguais e 1 se as
entradas so diferentes.
Considerando a entrada anterior (C1 a C7 = 0001111), ocorrem as sadas X1 a X7 = 0010000.
Portanto, um nvel de tenso na entrada analgica convertido em uma nica sada 1 nos blocos X1
a X7. Se a entrada analgica nula (ou melhor, menor que 0,6 V neste caso), todas as sadas X
sero nulas e, portanto, as sadas digitais ABC tambm sero nulas (devido a essa situao
particular, so usados 7 comparadores e 7 portas XOR e no 8).

Fig 01
Nos demais casos, apenas uma das sadas X tem valor 1, dependendo da faixa da tenso analgica
de entrada. Para a transformao em uma seqncia de dgitos binrios, os diodos nas sadas so
suficientes, dispensando decodificadores mais elaborados. Os nmeros binrios nas sadas dos
diodos indicam a situao quando a sada da respectiva porta X est em 1. Assim, tenses
analgicas na entrada so convertidas em nmeros binrios de 3 dgitos.
A converso se d de forma escalonada, isto , tenses que variam dentro de valores consecutivos
do divisor tm a mesma sada digital (exemplo: no circuito dado, uma tenso de 0,8 V tem a mesma
sada digital de uma tenso de 1,1 V). Isso tambm ocorre com os outros tipos e o valor mnimo de
variao que perceptvel pelo circuito a sua resoluo. Ela depende do nmero de dgitos
binrios (bits) da sada. No exemplo dado, de 3 bits, ocorre resoluo:
1/23 = 0,125 ou 12,5%
Este tipo de conversor , conforme j mencionado, simples e eficiente. No caso de variaes rpidas
da tenso de entrada, a resposta depende somente das caractersticas dos circuitos comparadores e
portas lgicas. Outro aspecto positivo: no exemplo dado, R0 a R7 tm o mesmo valor e, portanto, a
sada varia linearmente com a entrada. O uso de valores adequadamente diferenciados permite
converses no lineares (logartmicas, por exemplo). Embora isso seja possvel com outros tipos, o
processo no to fcil quanto a simples seleo de valores de resistores.
Entretanto, o circuito apresenta uma limitao prtica devido ao elevado nmero de componentes
necessrios. Pelo circuito dado, pode-se concluir que o nmero de resistores, comparadores e portas
XOR (sem contar os diodos) (2n 1) para cada, onde n o nmero de bits de sada. Considerando
que o mnimo usual 8 bits, esse nmero seria 255. Para 16 bits, 65535. Outros tipos foram
desenvolvidos para evitar esse inconveniente.

Conversor tipo rampa digital


(Topo pg | Fim pg)
Este conversor usa um artifcio comum a vrios outros tipos: conforme Figura 01, a sada de um
contador (de 4 bits neste exemplo) ligada na entrada de um conversor digital analgico.
Supe-se de incio que a entrada de clock do contador continuamente alimentada com uma
seqncia de pulsos. Nessa situao, a tenso Vcon na sada S do conversor varia entre 0 e um valor
Vmax, que depende do contador e das caractersticas do conversor digital analgico. Um ciclo dessa
variao pode ser visto no grfico na parte inferior esquerda da figura.

Fig 01
Mas, no circuito, h um comparador e uma porta E na entrada de clock. Enquanto a tenso Vcon for
menor que a da entrada analgica Ea, a sada do comparador 1 e os pulsos de clock so dirigidos
ao contador.
No momento em que Vcon se torna maior que Ea, a sada do comparador passa para 0, bloqueando
os pulsos de clock e, portanto, a contagem. Desde que a sada do comparador tambm vai para a
entrada de clock dos flip-flops (tipo mestre-escravo), o valor digital da sada do contador
armazenado neles (lembrar que flip-flops tipo mestre-escravo s permitem a mudana de estado na
transio de 1 para 0 do clock). Portanto, a sada digital armazenada nos flip-flops tem relao
linear com a entrada analgica Ea, desde que ela esteja dentro da faixa 0-Vmax.
O circuito bsico apresentado no opera continuamente. A contagem pra aps a primeira

interrupo. O reincio dado pela aplicao do nvel 0 na entrada clear do contador, o que pode ser
facilmente implementado de forma automtica.

Conversor tipo rastreamento


(Topo pg | Fim pg)
Este tipo usa o mesmo princpio bsico do anterior, mas o arranjo mais elaborado, resultando em
um circuito mais simples.
Os pulsos de clock alimentam continuamente a entrada do contador, o qual dispe de uma entrada
digital que comuta, de acordo com o nvel lgico, o sentido da contagem (crescente ou decrescente),
conforme j visto nas pginas correspondentes (Eletrnica digital XI-40 e Eletrnica digital XI-50).

Fig 01
Enquanto a entrada analgica Ea for maior que Vcon, a sada do comparador 1 e o contador opera
de modo crescente. Quando Vcon se torna maior que Ea, a sada do comparador vai para 0 e o
contador opera de forma decrescente.
Isso leva Vcon a um valor imediatamente abaixo de Ea, invertendo o processo. Assim, considerando
Ea constante, o contador opera continuamente entre dois valores prximos de Ea, no havendo
necessidade dos flip-flops de armazenamento. Se o valor de Ea muda, o patamar de operao
tambm muda.

Eletrnica digital XXXI-10 : Multiplex


ndice do grupo | Pgina anterior | Prxima pgina |
Produtos cannicos - conceitos bsicos |
Gerador bsico de produtos cannicos |
Circuito bsico para trs variveis |
Circuito em forma de matriz |

Circuito com diodos em forma de matriz |

Produtos cannicos - conceitos bsicos


(Topo pg | Fim pg)
Seja um conjunto de n entradas digitais A0, A1, ... An-1.
Desde que elas s podem assumir valores 0 ou 1, existem m = 2n combinaes possveis.
Sejam ento m sadas digitais S0, S1, ..., Sm-1.
As variveis S so ditas produtos cannicos das entradas A, se, para cada combinao de valores
das entradas, existe um nico e exclusivo S igual a um e os demais iguais a zero.
Segue tabela de verdade para duas variveis de entrada. Cada combinao tem sua sada S de valor
um.
A
0
0
1
1

B
0
1
0
1

S0
1
0
0
0

S1
0
1
0
0

S2
0
0
1
0

S3
0
0
0
1

O conceito importante no estudo dos circuitos de multiplex porque os produtos cannicos podem
ser usados para implementar uma espcie de "chave digital", que seria operada pela combinao das
entradas, de forma que cada uma comuta um determinado circuito.

Gerador bsico de produtos cannicos


(Topo pg | Fim pg)
O circuito da Figura 01 gera os produtos cannicos para duas variveis de entrada conforme tabela
de verdade do tpico anterior.

Fig 01

A operao pode ser facilmente analisada para cada porta E e, por isso, dispensa mais comentrios.

Circuito bsico para trs variveis


(Topo pg | Fim pg)
O circuito da Figura 01 deste tpico a expanso do circuito do tpico anterior para 3 variveis. H,
portanto, 23 = 8 variveis de sada.

Fig 01
Pode-se notar que a configurao para qualquer nmero de entradas anloga e bastante fcil. A
tabela de verdade tambm uma expanso da tabela do tpico Produtos cannicos - conceitos
bsicos e aqui no dada.

Circuito em forma de matriz


(Topo pg | Fim pg)
No circuito da Figura 01 as sadas esto indicadas apenas pelos nmeros (sem S) por questo de
espao fsico no desenho.

Fig 01
Nos circuitos bsicos dos tpicos anteriores, as portas E tm mesmo nmero de entradas, igual ao

nmero de entradas digitais. Para um circuito bsico de 4 entradas digitais, haveria, portanto, portas
E com 4 entradas. A forma matricial do circuito deste tpico permite o uso de portas de duas
entradas para formar um circuito gerador com 4 entradas digitais. A operao facilmente dedutvel
pelo acompanhamento das sadas de cada bloco e aqui no comentada.

Circuito com diodos em forma de matriz


(Topo pg | Fim pg)
O uso de diodos proporciona um tipo de circuito simples e compacto conforme Figura 01.
Considera-se que o nvel lgico 1 dado fisicamente por +V e o nvel 0 por 0 V.
Os catodos dos diodos so ligados com as entradas ou com seus inversos fornecidos pelos
inversores IA e IB. Se o valor no catodo 1 (+V), o potencial igual ao do anodo e no afeta o valor
da sada, mesmo que esta seja 0, pois, neste caso, o diodo est inversamente polarizado.

Fig 01
Se o valor no catodo 0, sada que estiver ligada ao anodo forada para 0, porque ele est
diretamente polarizado (na realidade, um pouco acima de 0 porque diodos reais tm resistncia
interna. Mas, nos circuitos lgicos reais, nveis 0 e 1 so representados por faixas de tenses e no
por valores nicos).
Seja o exemplo a sada S1: ela ser nula se A for igual a 1 ou B for igual a 0. Ento, se A for igual a
0 e B for igual a 1, ela ser 1. E as outras sadas sero nulas. Aplicando o mesmo raciocnio para as
demais sadas, chega-se tabela de verdade do Tpico Produtos cannicos - conceitos bsicos, isto
, de um gerador de produtos cannicos. A matriz pode ser estendida para um nmero qualquer de
variveis de entrada.
As resistncias R so necessrias para evitar que, na polarizao direta, os diodos conduzam a
tenso da fonte diretamente para a massa, o que certamente provocaria danos e afetaria os valores
das outras sadas.

Eletrnica digital XXXI-20 : Multiplex - Conceitos e arranjos bsicos

ndice do grupo | Pgina anterior | Prxima pgina |


Conceito bsico de multiplex |
Um multiplex simples |
Multiplex de 4 canais |
Multiplex de N canais |

Conceito bsico de multiplex


(Topo pg | Fim pg)
Na Eletrnica Digital ocorrem casos em que h necessidade do envio de informaes de vrias
fontes atravs de um nico meio de transmisso. Por exemplo, cabo, canal de rdio, etc.
O processo bsico para essa transmisso a comutao, por meios digitais, entre as vrias entradas
de sinais e uma sada comum. Multiplex o circuito que executa a operao.
Na Figura 01 (a), o diagrama em bloco de um multiplex (em geral abreviado como Mux): dispe de
um conjunto de N entradas E0, E1, ..., EN-1 que so dirigidas sada S pela combinao de valores
das entradas de seleo A0, A1, ..., AK-1.

Fig 01
Uma analogia eletromecnica dada em (b) da mesma figura: um dispositivo acionador comandado
pela seleo comuta a chave.
evidente que as informaes de cada entrada no so enviadas ao mesmo tempo, mas sim de
forma seqencial. Cabe lgica do circuito que usa o multiplex a definio do tempo de ligao de
cada entrada com a sada do bloco e a taxa de repetio das comutaes.
Conforme j visto na pgina anterior e em outras desta srie, um conjunto de K variveis lgicas
pode ter 2K combinaes. Portanto, no circuito bsico da figura deve existir em princpio a relao
N = 2K. Isso significa que em geral o nmero de entradas de informao de um multiplex potncia
inteira de 2 (2, 4, 8, 16, ...).
Algumas vezes, as entradas de informao so denominadas canais. Portanto, o multiplex da figura
tem N canais e log2 N (= K) entradas de seleo.

Um multiplex simples
(Topo pg | Fim pg)
A Figura 01 d o esquema do mais simples: apenas 2 canais e, portanto, uma entrada de seleo
(menos que isso no faz sentido).
Dependendo do valor da entrada de seleo A, o valor de uma entrada de uma das portas E ser 1 e
da outra ser 0. Assim, a respectiva entrada de informao dirigida sada pela porta OU. Esta
ltima faz uma espcie de acoplamento das sadas das duas portas E.

Fig 01
O resultado a operao conforme tabela na parte direita da figura.
Nota-se que o circuito da entrada de seleo A , na realidade, um gerador de produtos cannicos,
assunto da pgina anterior. Neste caso, o mais simples possvel, com apenas uma entrada: se A
zero, a entrada conectada porta de E0 1 e a entrada conectada porta de E1 0. E o contrrio se
A um.

Multiplex de 4 canais
(Topo pg | Fim pg)
Usando o conceito do tpico anterior, pode-se montar um circuito para quatro canais. Bastam mais
duas portas E, mais duas entradas para a porta OU e um gerador de produtos cannicos para 2
variveis.

Fig 01
Na Figura 01 o gerador est representado em bloco, podendo ser qualquer um dos tipos dados na

pgina anterior ou outros.


A
0
0
1
1

B
0
1
0
1

Tab 01
S0 S1 S2
1
0
0
0
1
0
0
0
1
0
0
0

S3
0
0
0
1

S
E0
E1
E2
E3

A sada do gerador que estiver em 1 (as outras devem estar em 0) "habilita" a porta E qual est
ligada, fazendo a comutao para a respectiva entrada de informao. A tabela de operao dada
acima.

Multiplex de N canais
(Topo pg | Fim pg)
O circuito do tpico anterior pode ser generalizado para um nmero N de canais conforme diagrama
da Figura 01. A lgica da operao a mesma e dispensa mais comentrios.

Fig 01
Lembra-se apenas a relao que deve existir entre o nmero de canais e o nmero de entradas de
seleo, como j visto no primeiro tpico desta pgina: N = 2K.

Eletrnica digital XXXI-30 : Multiplex - Continuao


ndice do grupo | Pgina anterior | Prxima pgina |
Simplificao de circuito multiplex (exemplo) |
Associaes de multiplex |
Circuitos combinatrios com multiplex |

Simplificao de circuito multiplex (exemplo)


(Topo pg | Fim pg)
O circuito da Figura 01 o mesmo multiplex de 4 canais da pgina anterior.

Fig 01
Aqui, h indicao explcita (linhas cor laranja) do gerador de produtos cannicos, que o tipo
bsico dado na pgina Eletrnica Digital XXXI-10.

Fig 02
O circuito da Figura 02 uma simplificao do anterior. Cada par de portas E foi substitudo por
uma nica de 3 entradas e inversores onde necessrio. Isso apenas um exemplo. A simplificao
depende do tipo usado de gerador de produtos cannicos.

Associaes de multiplex
(Topo pg | Fim pg)
Circuitos multiplex podem ser combinados para formar outros de maior capacidade. O arranjo fsico
mostra uma forma triangular. Na Figura 01 so usados 3 multiplex de 2 canais para formar um de 4
canais.

Fig 01
A varivel A no multiplex da direita seleciona um dos dois da esquerda. Nesses, a varivel B
seleciona a entrada do que estiver selecionado pela varivel A anterior.
Procedimento similar usado para formar um multiplex de 8 canais a partir de 3 de 4 canais (Figura
02).

Fig 02
Na realidade, o multiplex da direita pode ser de 2 canais, pois s tem duas entradas para comutar.
Na figura, usado um de quatro com as duas entradas de seleo interligadas. Nessa condio, elas
s podem ser 00 ou 11 e, assim, s selecionam as entradas 0 e 3, funcionado como se fosse um
circuito de dois canais.
No exemplo da Figura 03, so empregados cinco multiplex de 4 canais para formar um de 16
canais.

Fig 03
Por questo de clareza do diagrama, no esto indicadas as interligaes entre as entradas de
seleo dos multiplex da esquerda, como ocorre no desenho anterior. Mas a repetio das letras (C e
D) deixa clara a ligao. Ao contrrio do anterior, todas as entradas do multiplex direito so usadas.

Circuitos combinatrios com multiplex


(Topo pg | Fim pg)
A tabela a seguir pertence a um multiplex de 8 canais. Tem, portanto, 3 entradas de seleo.
Tab 01
A
0
0
0
0
1
1
1
1

B
0
0
1
1
0
0
1
1

C
0
1
0
1
0
1
0
1

S
E0
E1
E2
E3
E4
E5
E6
E7

Embora o multiplex seja conceitualmente destinado a transmitir informaes, as quais em geral


variam com o tempo, nada impede que se dem valores fixos s variveis de entrada de informao.
Se definidos os valores E0 = 1, E1 = 0, E2 = 0, E3 = 1, E4 = 0, E5 = 0, E6 = 0, E7 = 1, tem-se a
Tabela 02 a seguir.
Tab 02
A
0
0
0
0
1
1
1
1

B
0
0
1
1
0
0
1
1

C
0
1
0
1
0
1
0
1

S
1
0
0
1
0
0
0
1

Essa tabela a tabela de verdade de um circuito combinatrio de 3 entradas e 1 sada. O circuito


que a executa dado na Figura 01.

Fig 01
As entradas de seleo do multiplex so as entradas do circuito combinatrio e as entradas de

informao so foradas a nveis lgicos constantes.

Fig 02
Na prtica, os multiplex podem ser usados para implementar quaisquer circuitos combinatrios, de
forma sistemtica e fcil, embora no necessariamente da mais eficiente.
Se o circuito tem mais de uma sada, basta acrescentar mais blocos multiplex. A Figura 02 d um
exemplo para 3 entradas e duas sadas.
A
0
0
0
0
1
1
1
1

B
0
0
1
1
0
0
1
1

Tab 03
C
0
1
0
1
0
1
0
1

S0
1
0
0
1
0
0
0
1

A Tabela 03 a tabela de verdade para o circuito mencionado.

Eletrnica digital XXXI-40 : Demultiplex


ndice do grupo | Pgina anterior | Prxima pgina |
Conceito bsico do demultiplex |
Demultiplex simples |
Demultiplex de 4 canais |

S1
0
0
0
1
1
0
0
1

Demultiplex de N canais |

Conceito bsico do demultiplex


(Topo pg | Fim pg)
O bloco demultiplex opera de modo inverso do multiplex (ver pgina Eletrnica digital XXXI-20).
Portanto, conceitos e circuitos bsicos so reciprocamente semelhantes.
A forma genrica do bloco dada na Figura 01 (a): uma entrada E (que supostamente recebe dados
em seqncia), N sadas S0, S1, ... SN-1 e K entradas de seleo A0, A1, ..., AK-1.

Fig 01
Cada combinao de entradas de seleo liga a entrada E a uma das sadas S. Assim, de forma
anloga ao multiplex, tem-se a relao entre o nmero de sadas N e o nmero de entradas de
seleo K:
N = 2K(*)
Uma analogia eletromecnica dada em (b) da mesma figura: um dispositivo acionador,
comandado pelas entradas de seleo, posiciona a chave seletora de forma a ligar a entrada E a uma
das sadas.
De modo similar ao multiplex, as sadas tambm so denominadas canais. E o demultiplex da
figura tem N canais e log2 N (= K) entradas de seleo.
(*) esssa igualdade indica, na realidade, o nmero mximo de sadas que pode existir. Um circuito
pode ser construdo com menor nmero, desde que se evite, de alguma forma, ao de combinaes
no usadas das variveis de entrada. Portanto, rigorosamente deve-se ter: N 2K. Tais
consideraes tambm valem para o multiplex.

Demultiplex simples
(Topo pg | Fim pg)
O circuito demultiplex ainda mais simples que o multiplex (pode-se comparar com o circuito da
pgina Eletrnica digital XXXI-20).
Se a entrada de seleo A zero, a porta E da sada S0 "habilitada" e a da sada S1 "bloqueada".
Nessa condio, a sada S0 tem o mesmo valor da entrada E e a sada S1 tem valor zero.

Fig 01
Processo inverso ocorre se a entrada A um, formando a tabela de operao dada na parte direita da
Figura 01. O circuito da entrada de seleo A (cor diferenciada) um gerador de produtos
cannicos para uma varivel, de forma idntica ao do multiplex simples da referida pgina
(Eletrnica digital XXXI-20).

Demultiplex de 4 canais
(Topo pg | Fim pg)
O circuito do tpico anterior pode ser expandido para quatro canais conforme esquema da Figura 01
a seguir.

Fig 01
O formato o mesmo, com o acrscimo de portas E e de um gerador de produtos cannicos para
duas variveis de seleo.
A
0
0
1

B
0
1
0

Tab 01
S0
S1
E
0
0
E
0
0

S2
0
0
E

S3
0
0
0

Para cada combinao de variveis de seleo, tem-se apenas uma sada do gerador em nvel um, o
que habilita a porta E respectiva, fazendo a sada correspondente igual entrada E e as demais
iguais a zero. A tabela de operao dada ao acima.

Demultiplex de N canais
(Topo pg | Fim pg)
O circuito do tpico anterior pode, sem dificuldade, ser generalizado para um nmero N de canais
de sada. A Figura 01 d o esquema bsico.

Fig 01
A relao entre o nmero N de canais de sada e o nmero K de entradas de seleo conforme
tpico inicial desta pgina:
N = 2K
Este circuito e os anteriores desta pgina mostram a clara similaridade recproca com os circuitos de
multiplex conforme j mencionado. Afinal, fazem operaes inversas.

Eletrnica digital XXXI-50 : Demultiplex (continuao)


ndice do grupo | Pgina anterior | Prxima pgina |
Exemplo de simplificao de circuito demultiplex |
Associaes de circuitos demultiplex |
Introduo transmisso de dados |

Exemplo de simplificao de circuito demultiplex


(Topo pg | Fim pg)
Na Figura 01 dado o mesmo circuito do demultiplex de quatro canais da pgina anterior, com o
circuito do gerador de produtos cannicos em vez do seu bloco.

Fig 01
Com o uso de portas E de trs entradas, ele pode ser simplificado para o circuito da Figura 02.

Fig 02
H clara semelhana com o procedimento dado para multiplex, conforme pgina Eletrnica digital
XXXI-30.

Associaes de circuitos demultiplex


(Topo pg | Fim pg)
As associaes de circuitos demultiplex so similares s de circuitos multiplex. Ver pgina
Eletrnica digital XXXI-30.

Fig 01

Figura 01: demultiplex de 4 canais a partir de 3 de 2 canais.

Fig 02
Figura 02: demultiplex de 8 canais a partir de trs de quatro canais.

Fig 03
Figura 03: demultiplex de dezesseis canais a partir de cinco de quatro canais.

Introduo transmisso de dados


(Topo pg | Fim pg)
Nos sistemas digitais, a transmisso de informaes binrias entre dois lugares classificada em
dois tipos bsicos:
Paralela: os dados fluem atravs de vrios condutores (ou canais).
Srie: os dados fluem atravs de um nico condutor ou canal.
Condutor ou canal deve ser entendido como o elemento portador. Os mais comuns so fios de
cobre, ondas de rdio, feixes de luz.

Na transmisso paralela, bits em cada grupo de tamanho igual ao nmero de condutores so


enviados simultaneamente. Exemplo: uma transmisso de 16 condutores envia 16 bits de cada vez.
Na transmisso srie no h simultaneidade. Todos os bis so enviados seqencialmente.
A transmisso paralela geralmente usada no interior de equipamentos ou em pequenas distncias.
Para distncias maiores como redes, quase sempre usada a transmisso srie, uma vez que o custo
dos canais se torna significativo.
A operao dos circuitos multiplex e demultiplex sugerem claramente que so usados em
transmisso de dados. Na prxima pgina, alguns circuitos simples de transmisso e recepo.

Eletrnica digital XXXI-60 : Transmisso com multiplex e


demultiplex
ndice do grupo | Pgina anterior | Prxima pgina |
Transmisso simples |
Verificando integridade dos dados |
Conjunto simples com verificao de paridade |

Transmisso simples
(Topo pg | Fim pg)
Por razes inerentes aos equipamentos (hardware) e aos programas (software), convencionou-se o
tratamento da informao digital em bytes, isto , blocos de 8 dgitos binrios (bits). Aqui dado
um exemplo de circuito para transmitir bytes, ou seja, sries de oito dgitos binrios.
No circuito da Figura 01, as entradas da transmisso E1, E2, ..., E7 so aplicadas no multiplex de 8
canais. O contador gera seqencialmente os valores das entradas de seleo, de 000 a 111.

Fig 01
Considerando o princpio de operao do multiplex, haver ento, na sada S, uma seqncia dos
valores em ordem inversa E7, E6, ..., E0. Essa seqncia transmitida por algum meio (condutor
eltrico por exemplo) para a entrada E do demultiplex (bloco direito da figura), onde um contador
idntico comuta seqencialmente a ligao da entrada com cada sada.

Se os contadores operam de forma simultnea, os valores transmitidos em seqncia estaro


recuperados nas sadas S0 a S7 do demultiplex conforme tabela de verdade a seguir.
A
0
0
0
0
1
1
1
1

B
0
0
1
1
0
0
1
1

C
0
1
0
1
0
1
0
1

S
E0
E1
E2
E3
E4
E5
E6
E7

S0
E0
0
0
0
0
0
0
0

S1
0
E1
0
0
0
0
0
0

S2
0
0
E2
0
0
0
0
0

S3
0
0
0
E3
0
0
0
0

S4
0
0
0
0
E4
0
0
0

S5
0
0
0
0
0
E5
0
0

S6
0
0
0
0
0
0
E6
0

S7
0
0
0
0
0
0
0
E7

Os atrasos da transmisso atravs do meio so desprezados. Para garantir a operao simultnea dos
contadores, preciso enviar sinais de sincronizao, ou seja, o sistema simples precisa de mais um
condutor para essa finalidade. Entretanto, o circuito ainda tem alguns problemas como se segue:
Supe-se que os contadores executam a seqncia de 0 a 7 em um perodo de tempo T. Assim, cada
valor (ou estado) do contador tem a durao T/8. Mesmo que as entradas E0, E1, ..., E7 no variem,
os seus valores s estaro presentes nas sadas do demultiplex durante esse intervalo e de forma
sequencial, conforme grfico na parte direita da Figura 1. Nessa condio, o circuito tem pouca
utilidade prtica.

Fig 02
No circuito da Figura 02 foi adicionado um bloco de armazenagem (tambm denominado memria
temporria ou buffer) para resolver esse problema. Detalhes internos do bloco no so aqui
mencionados, uma vez que so matria de pginas posteriores.
A ligao de reset com o contador serve para atualizar a leitura a cada seqncia de contagem,
permitindo a leitura de novos valores que as entradas E0 a E7 assumirem.
O circuito apresentado um meio rudimentar de transmisso em srie. Serve apenas para mostrar
que dados podem ser transmitidos para locais remotos com uso de poucos canais condutores. Redes
prticas funcionam com princpio bsico semelhante.

Verificando integridade dos dados


(Topo pg | Fim pg)
O fluxo de dados atravs dos canais de redes est sempre sujeito ao de interferncias diversas
que podem alterar bits de informao. Na prtica, sempre necessrio o uso de um ou mais meios
de verificao da integridade dos dados transmitidos. Existem vrios processos para essa finalidade.
Um dos mais simples a verificao de paridade, objeto deste tpico.
Para simplificar, suposta a transmisso em grupos de 3 dgitos binrios e no em 8 conforme
tpico anterior. Com isso, o tamanho de tabelas e de circuitos menor, o que facilita a compreenso
e permite a fcil deduo para um nmero maior de dgitos.
I2
0
0
0
0
1
1
1
1

I1
0
0
1
1
0
0
1
1

Tab 01
I0
0
1
0
1
0
1
0
1

P
1
0
0
1
0
1
1
0

P
0
1
1
0
1
0
0
1

A verificao de paridade consiste na contagem do nmero de bits 1 por algum circuito lgico tal
que:
(a) a sada 1 se o nmero de bits 1 for par e 0 caso contrrio.
Ou alternativamente:
(b) a sada 1 se o nmero de bits 1 mpar e 0 caso contrrio.
Considerando I0, I1 e I2 os dados transmitidos, a Tabela 01 a tabela de verdade para o circuito,
com sada P para o caso (a) e P para a alternativa (b) anterior.
Na pgina Eletrnica digital V-10 pode ser visto que esta funo realizada por um circuito NO
OU exclusivo (XNOR).

Fig 01
Um esquema bsico dado na Figura 01: o circuito em questo (denominado, neste caso, de
gerador de paridade) gera o bit de paridade P, que includo na linha de dados. Isso significa que
um dos bits transmitidos no de informao, mas sim de verificao. Nesse caso, de cada 4 bits

um de paridade.
A transmisso do bit extra significa algum prejuzo para velocidade dos dados efetivamente
transmitidos, mas o preo da minimizao de possveis erros.
O circuito de paridade poderia ser na forma da sada P conforme indicado na tabela. Nesse caso,
bastaria no usar o inversor na sada do bloco OU exclusivo da Figura 01.

Conjunto simples com verificao de paridade


(Topo pg | Fim pg)
O circuito da Figura 01 basicamente o mesmo do Tpico Transmisso simples, com 4 (e no 8)
bits e com verificao de paridade. Cada sequncia de 4 bits transmitida com um de paridade (P)
dos outros trs bits, que so os de informao.
No destino, um outro circuito de paridade gera um bit P' que, no receptor, comparado com o bit P
da paridade transmitida. Se houver um erro de paridade, ocorrer P P'. Isso significa que houve
alterao de dados e um simples circuito lgico pode detectar e acionar o procedimento que for
designado para a eventualidade.

Fig 01
Reafirmando o que j foi dito, este um esquema simples, sem pretenso de algo funcional ou
prtico. Serve apenas para ilustrao. A verificao de paridade no garante uma transmisso
totalmente isenta de erros. Se, por exemplo, h permutao de bits, a paridade no muda, mas o
dado pode ser diferente. Existem outros meios de verificao, que podero ser objeto de futuras
atualizaes.

Eletrnica digital XXXI-70 : Exemplos de CIs para multiplex e


demultiplex
ndice do grupo | Pgina anterior | Prxima pgina |
74AC151 Multiplex de 8 canais |
74AC138 Demultiplex de 8 canais |
74F280 Gerador / verificador de paridade de 9 bits |
Esta pgina d exemplos de circuitos integrados comerciais que executam as funes multiplex e
demultiplex estudadas nas pginas anteriores. So apenas exemplos entre uma variedade de

fabricantes e modelos e em nenhuma hiptese significam recomendao ou indicao desses em


relao aos demais disponveis no mercado.

74AC151 Multiplex de 8 canais


(Topo pg | Fim pg)
A Figura 01 mostra o diagrama de pinos conforme datasheet do fabricante Fairchild Semiconductor.
A tenso de alimentao Vcc deve estar na faixa de 2 a 6 volts. As tenses nas entradas e sadas
podem variar de 0 at Vcc. Por ser um multiplex de 8 canais, dispe de 3 (23 = 8) entradas de
seleo: S0, S1 e S2.

Fig 01
Alm da sada normal Z, h uma inversa Z.
Dispe tambm de uma entrada de habilitao E que, se em nvel zero, mantm a sada Z em zero
independente dos valores das entradas de seleo. A tabela de verdade dada a seguir.
Tab 01
E
0
1
1
1
1
1
1
1
1

S2

0
0
0
0
1
1
1
1

S1

0
0
1
1
0
0
1
1

S0

0
1
0
1
0
1
0
1

Z
1
I0
I1
I2
I3
I4
I5
I6
I7

Z
0
I0
I1
I2
I3
I4
I5
I6
I7

A Figura 02 d o diagrama lgico, que basicamente o tipo comum dado na pgina Eletrnica
digital XXXI-30, com acrscimo da entrada E e da sada inversa Z.

Fig 02
A funo lgica pode ser escrita como:
Z = E (I0 S0 S1 S2 + I1 S0 S1 S2 + I2 S0 S1 S2 + I3 S0 S1 S2 + I4 S0 S1 S2 + I5 S0 S1 S2 + I6 S0 S1 S2
+ I 7 S 0 S 1 S 2)
Ou seja, a entrada de habilitao E faz um tipo de "operao" (se 1) e "no operao" (se 0).

74AC138 Demultiplex de 8 canais


(Topo pg | Fim pg)
A Figura 01 d o diagrama de pinos do integrado. Tenses de alimentao e de sinais semelhantes
s do circuito anterior. Mais detalhes podem ser vistos no datasheet do fabricante (Fairchild
Semiconductor).
Observa-se que as sadas so invertidas em relao aos circuitos bsicos dados na pgina Eletrnica
digital XXXI-50 e anterior.

Fig 01
Isso no altera a concepo fundamental. So apenas inversores nas sadas e o circuito
semelhante, conforme pode ser visto na Figura 02.
E1
1

0
0

E2

0
0

E3

0
1
1

A0

0
1

A1

0
0

A2

0
0

Tab 01
O0 O1
1
1
1
1
1
1
0
1
1
0

O2
1
1
1
1
1

O3
1
1
1
1
1

O4
1
1
1
1
1

O5
1
1
1
1
1

O6
1
1
1
1
1

O7
1
1
1
1
1

0
0
0
0
0
0

0
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0
1
1

1
1
1
1
0
1

1
1
1
1
1
0

Existem trs entradas E1, E2 e E3 porque o componente foi projetado para funcionar tambm como
decodificador.

Fig 02
Na operao como demultiplex, os valores de duas entradas (exemplo: E2 e E3) so mantidos fixos
e a restante usada como entrada das seqncias de dados. Tabela de verdade conforme Tabela 01.

74F280 Gerador / verificador de paridade de 9 bits


(Topo pg | Fim pg)
Na Figura 01, o diagrama de pinos conforme datasheet do fabricante (Fairchild Semiconductor).
Pode ser alimentado com tenso Vcc de 4,5 a 5,5 V.

Fig 01
Conforme j dito em outras pginas desta srie, nveis lgicos 0 e 1 nos circuitos reais so
representados por intervalos de tenses ou correntes. Para as entradas deste CI, tenses at 0,8 V
significam valor lgico 0 e acima de 2 V (at Vcc), valor lgico 1. Diagrama lgico exibido na
Figura 02.

Fig 02
Nota-se que so circuitos tipo OU EXCLUSIVO, conforme visto na pgina Eletrnica Digital
XXXI-60. Dispe de duas sadas para as duas hipteses mencionadas nessa pgina:
E: paridade par (smbolo do ingls "even"). Assume valor 1 no caso de um nmero par de entradas
1 e 0 no contrrio.
O: paridade mpar (smbolo do ingls "odd"). Assume valor 1 no caso de um nmero mpar de
entradas 1 e 0 no contrrio. o complemento da sada de paridade par, isto O = E.

Eletrnica digital XLI-10 : Memrias I


ndice do grupo | Pgina anterior | Prxima pgina |
Classificao de memrias digitais |
Um pouco de histria (memrias de retardo e de ncleo magntico) |
Memrias so dispositivos que armazenam informaes. Nesse conceito, pode-se incluir at os
meios analgicos, como os antigos discos de vinil e fitas magnticas para udio e vdeo analgicos.
Mas o objetivo aqui so as informaes digitais, de forma que a idia de memria fica
implicitamente relacionada com dados digitais.

Classificao de memrias digitais


(Topo pg | Fim pg)
As memrias que armazenam informaes digitais podem ser classificadas pelos critrios
funcionais conforme tabela a seguir.
Item
(a)
(b)

Critrio
Acesso
Persistncia dos dados

I
Sequencial
Voltil

II
Aleatrio
No voltil

(c)

Alteraes de dados

Somente leitura

Leitura / escrita

Nas memrias de acesso sequencial, o tempo de escrita e/ou leitura de um dado depende da sua
posio no conjunto. o caso de discos e fitas magnticas (disquetes, discos rgidos, etc) e discos
ticos (CDs). Nas memrias de acesso aleatrio, o tempo independe da posio do dado. So
normalmente implementadas com circuitos lgicos.
As memrias volteis perdem os dados armazenados se a alimentao eltrica do dispositivo
removida. Em geral so as memrias feitas de circuitos lgicos, mas existem tipos que preservam os
dados. Nas memrias no volteis, os dados so preservados na falta de alimentao eltrica. o
caso de discos e fitas magnticas e discos ticos.
Nas memrias de somente leitura, os dados so gravados em fbrica e no podem ser
posteriormente alterados, em contraste com as de leitura /escrita, cujos dados podem ser livremente
modificados. Dispositivos de discos ou fitas magnticas so em geral de leitura / escrita (disquetes,
discos rgidos, etc). Discos ticos podem ser de um ou de outro tipo (CD comum, CD gravvel).
Memrias com circuitos lgicos tambm podem ser de apenas leitura ou de leitura / escrita.
Aqui so consideradas apenas memrias com circuitos lgicos. Em geral, elas so de acesso
aleatrio. A sigla inglesa RAM (Random Access Memory, memria de acesso aleatrio)
comumente usada para as memrias de operao de computadores, que, alm de acesso aleatrio,
so tambm volteis e de leitura / escrita. Mas, literalmente, a sigla RAM pode ser aplicada para
qualquer memria de acesso aleatrio, independente de outras propriedades.

Um pouco de histria (memrias de retardo e de ncleo magntico)


(Topo pg | Fim pg)
Comparadas com as de hoje, as memrias dos primeiros computadores eram rudimentares,
volumosas, de pequena capacidade. Elas foram desenvolvidas numa poca em que no havia
transistores nem circuitos integrados. Mas o estudo de alguns tipos pode ser til para lembrar alguns
princpios da fsica.
A primeira memria de computador usava um meio fsico (mercrio lquido) para formar uma linha
de retardo de pulsos de ondas sonoras, que representavam bits de informao. Ver Figura 01.
O transdutor da extremidade esquerda converte sinais eltricos em ondas sonoras e o da direita,
sinais sonoros em eltricos. Assim, uma sequncia de dados em forma de pulsos eltricos aplicada
no amplificador esquerdo convertida em uma sequncia de pulsos mecnicos que se desloca
atravs do mercrio contido no tubo, na velocidade de propagao do som nesse meio.

Fig 01
Do amplificador direito, h uma realimentao eltrica para a entrada. A realimentao mantm a
sequncia de pulsos indefinidamente no dispositivo, enquanto houver operao dos amplificadores.

Ou seja, a informao armazenada e pode ser usada quando necessrio.


Essas memrias, construdas nos primeiros anos da dcada de 1950, usavam tubos de comprimento
aproximado 1500 mm, que podiam armazenar 384 bits de informao. Valor irrisrio para os
tempos atuais. Variaes de temperatura afetam a velocidade de propagao, causando problemas
de sincronizao de dados. Posteriormente o mercrio foi substitudo por espirais de fios de ligas
metlicas de boa estabilidade trmica, para aumentar a capacidade.
A maior evoluo das memrias dos primeiros computadores foi dada pelas memrias de ncleo
magntico, que usavam ferrite como material dos ncleos.
Ferrite (nome comercial provavelmente) um material magntico desenvolvido no final da dcada
de 1930. formado basicamente por xido de ferro (Fe2O3) e xidos de outros metais como zinco,
nquel, mangans, cobre. Os xidos, na forma de p, so misturados e prensados para obter a pea
desejada, que submetida a um processo de sinterizao, isto , aquecimento em temperatura
inferior de fuso, mas suficiente para provocar a difuso de tomos entre as estruturas cristalinas
dos diferentes materiais. O resultado um material duro, quebradio, de propriedades magnticas
especialmente adequadas para dispositivos de altas frequncias como ncleos de transformadores,
pequenas antenas, etc.
Materiais ferromagnticos, como o ferrite, exibem uma magnetizao residual aps exposio a um
campo magntico externo e as variaes de parmetros seguem curvas diferentes de acordo com o
sentido de variao do campo. Isso denominado histerese e mais detalhes podem ser vistos nas
pginas sobre Eletromagnetismo deste site.
Os ncleos tm forma de anel e a composio do ferrite usado tal que a curva de histerese
praticamente retangular, como em (a) da Figura 02. Se o ncleo atravessado por um condutor pelo
qual circula uma corrente contnua, o campo magntico formado pode provocar uma magnetizao
no ncleo.
No eixo horizontal, i representa a corrente circulando pelo condutor (o campo magntico formado
proporcional a essa corrente). O eixo vertical indica o campo em um determinado ponto da
magnetizao residual do ncleo.
O grfico permite concluir que somente correntes acima de determinado valor (i por exemplo)
provocam uma magnetizao B no ncleo. Uma corrente i/2, por exemplo, no provoca. Para mudar
o sentido da magnetizao (inverter plos), necessria uma corrente de sentido contrrio de valor,
por exemplo, i. Um valor i/2 no provoca a mudana.
Nota-se tambm que a mudana depende do estado anterior. Se, por exemplo, o ncleo estava
magnetizado com B, uma corrente i nada muda, mas uma corrente i inverte a magnetizao. E o
oposto, se estava com B. Funciona portanto como um biestvel, similar a um flip-flop digital. Em
outras palavras, o estado final (B ou B) depende da "entrada" (i ou i) e do estado inicial (B ou
B).
Supe-se agora que o ncleo atravessado por dois condutores e os sentidos das correntes so os
mesmos: neste caso o campo magntico resultante a soma de ambos. Se em cada condutor circula
uma corrente i/2 (ou i/2), pode ocorrer mudana de magnetizao conforme pargrafo anterior. Se
circula corrente i/2 (ou i/2) em apenas um condutor, no h possibilidade de mudana.

Fig 02
Seja uma matriz com 16 ncleos conforme Figura 02 (b). Se, por exemplo, aplicada uma corrente
i/2 em X1 e uma corrente i/2 em Y2 e no aplicada corrente nas demais, somente o ncleo da
interseo da coluna X1 com a linha Y2 poder mudar de estado de magnetizao. Os demais
ncleos ou tero corrente nula ou i/2, insuficiente para provocar mudanas conforme j visto.
Portanto, a interseo das linhas de corrente faz o endereamento do ncleo e permite gravar um bit
de informao mediante uma conveno (por exemplo B para valor 1 e B para valor 0). Ou seja, o
arranjo da figura uma memria de ncleos magnticos.
O processo de leitura um pouco mais complexo. H uma linha L (cor laranja na figura) que
atravessa todos os ncleos. Se, por exemplo, se deseja ler a informao do ncleo da interseo X1
e Y2, aplicam-se as mesmas correntes do procedimento anterior. Se houver mudana de estado, um
pulso induzido em L e, assim, pode-se saber o valor armazenado. Observa-se que, nesse caso, a
leitura destrutiva e a lgica do circuito deve reescrever o valor no ncleo.
As memrias de ncleo magntico apresentam vantagens claras em relao ao tipo anterior: so
estveis, no volteis e os ncleos podem ser pequenos, reduzindo o tamanho. Para dar uma idia,
uma memria de 4 kB ocupava uma placa de dimenses aproximadas 35 x 35 cm (4 quilobytes e
no megabytes. Mas era um valor considervel na poca). Foram usadas em computadores
comerciais, mquinas de comando numrico e outros sistemas at o final da dcada de 1970.

Eletrnica digital XLI-20 : Memrias II


ndice do grupo | Pgina anterior | Prxima pgina |
Memrias estticas - Introduo |
Porta E como elemento de habilitao |
Memria esttica elementar |
Memria de vrios bits |
Exemplo de memria de 16 bits |

Memrias estticas - Introduo


(Topo pg | Fim pg)

Na pgina Eletrnica digital XI-10 pode ser visto que o valor da sada de um flip-flop (bloco bsico
da lgica sequencial) pode ser mantido fixo ou ter alterao permitida pela entrada de clock. Isso
sugere o uso de flip-flops em memrias, que so denominadas memrias estticas.
Memrias estticas so de acesso aleatrio, mas no so em geral as conhecidas "RAM"
encaixveis nas placas-me dos computadores. So mais usadas como cache (armazenamento
temporrio) interno dos microprocessadores. So provavelmente as de menor tempo de acesso, mas
a implementao exige um nmero relativamente elevado de componentes por bit armazenado.
Nesta pgina, algumas informaes bsicas.

Porta E como elemento de habilitao


(Topo pg | Fim pg)
Este arranjo j existe em vrios circuitos de pginas anteriores, mas aqui dado um destaque por
fazer parte importante dos circuitos das memrias estticas. Seja um circuito conforme (a) da Figura
01: uma entrada E, uma sada S e uma entrada de "liberao" ou "habilitao" H.

Fig 01
Pela tabela de verdade do bloco E, pode-se facilmente concluir que, se a entrada H 1, S=0 se E=0
e S=1 se E=1. Ou seja S = E. Em termos lgicos, como se a entrada estivesse diretamente
conectada sada, como em (b) da figura.
Se H=0, S sempre 0, independente do valor da entrada E. Em termos lgicos, como se a entrada
E estivesse aberta e a sada S ligada a um potencial de nvel lgico zero. Ver (c) da referida figura.
Resumindo, o circuito funciona como uma chave liga-desliga, com a particularidade de manter a
sada nula na condio desligada.

Memria esttica elementar


(Topo pg | Fim pg)
A Figura 01 d o arranjo de um circuito de memria esttica do mais elementar possvel: memoriza
apenas um bit de informao em um flip-flop tipo RS.
A entrada END para endereamento. Para um bloco s, ela no faz muito sentido. Mas, num
circuito real, com mais de um bloco, ela "conecta" ou "desconecta" logicamente as entradas e sada
do flip-flop com uso das portas ES, ER e EQ conforme tpico anterior.

Fig 01
D a entrada do bit de informao. O inversor faz com que as entradas S e R do flip-flop s possam
ser inversas, evitando estado impossvel do flip-flop RS (S=1 e R=1. Ver pgina Eletrnica digital
XI-10 para mais informaes).
L/E a entrada que define a operao da memria (leitura ou escrita). Usa a entrada de clock do
flip-flop.
A tabela a seguir d um resumo da operao do circuito. basicamente a operao de um flip-flop,
que mantm ou muda o seu valor de acordo com o nvel da entrada de clock.
END

Status

L/E

Operao

Habilitado

Leitura

Habilitado

Escrita

Desabilitado

No h

Descrio
Se a entrada de clock do flipflop zero, o valor da sada
no muda, quaisquer sejam
os valores das entradas.
Portanto, a sada O tem o
valor memorizado.
Se a entrada de clock um, o
flip-flop pode mudar de
estado. Portanto, a sada Q
ser o valor que for aplicado
em D.
As portas E "isolam" o flipflop e a sada O ser sempre
0 para quaisquer valores das
entradas.

Para simplificar os diagramas, simboliza-se o circuito da Figura 01 como um nico bloco, de forma
similar a outros blocos lgicos.

Fig 02
A Figura 02 exibe a disposio do bloco, isto , uma "clula" bsica de memria esttica, que
armazena um nico bit de informao.

Memria de vrios bits


(Topo pg | Fim pg)
Uma memria de apenas um bit teria pouca utilidade prtica. A natural evoluo a associao de
vrios blocos elementares do tpico anterior para formar dispositivos de maior capacidade. O
nmero de bits que podem ser armazenados igual ao nmero de blocos elementares.
Por exemplo: para armazenar 4 bits, pode-se imaginar um circuito com 4 blocos elementares, uma
sada para leitura, uma entrada de dado, uma entrada de controle leitura/escrita.
Precisa-se ainda de um meio para selecionar (ou enderear) o bloco elementar (ou posio de
memria) que se deseja operar (ler ou escrever). Essa seleo pode ser executada por um circuito
gerador de produtos cannicos, do tipo usado em multiplex e demultiplex (ver pgina Eletrnica
Digital XXXI-10 e seguintes para mais detalhes).

Fig 01
A Figura 01 d o diagrama bsico da memria esttica de 4 bits. Para cada combinao das entradas
de endereo A e B, h somente uma nica sada de valor 1 no gerador de produtos cannicos. Isso
ativa a respectiva clula ou posio de memria e mantm as demais inativas.
Entrada A

Entrada B

0
0
1
1

0
1
0
1

Clula
ativa
0
1
2
3

Assim, as entradas de endereo selecionam a posio de memria desejada e, para cada posio, as
operaes de leitura e escrita ocorrem conforme tpico anterior. A porta OU na sada o elemento
de unio das sadas de cada posio de memria. Desde que apenas a posio selecionada pode ser
0 ou 1 e as demais so sempre 0 (inativas), a sada da porta OU acompanha o valor da sada da
posio selecionada (ou endereada).

Exemplo de memria de 16 bits


(Topo pg | Fim pg)
O circuito do tpico anterior permite construir memrias com quaisquer nmeros de bits, mas um
arranjo em linha, que, no aspecto construtivo e eltrico, pode no ser o melhor.
O circuito da Figura 01 usa um gerador de produtos cannicos em forma de matriz, j visto na
pgina Eletrnica Digital IV. Por razes de simplicidade, ele apresentado em duas partes e as
linhas de interligao no so indicadas: (a) a matriz de produtos cannicos mencionada, de 16
sadas. (b) a correspondente matriz de 16 blocos elementares de memria.

Fig 01
Subentende-se que cada sada (1, 2, 3,..., 15) da matriz (a) est ligada a cada entrada (1, 2, 3, ..., 15)
de endereo END da matriz (b).
As sadas O de cada bloco elementar so ligadas entrada da porta OU para formar a sada nica,
de modo idntico ao do circuito do tpico anterior. Tambm de forma similar, as entradas de
leitura/escrita e de dados so unidas conforme indicado. Portanto, ele opera da mesma forma do
circuito anterior, com 16 e no 4 bits. Apenas o arranjo fsico diferente.
Exemplo: se A=1, B=1, C=1, D=0, o bloco 14 ativado, permitindo, nesse bloco, operaes de
leitura ou escrita.

Eletrnica digital XLI-30 : Memrias III


ndice do grupo | Pgina anterior | Prxima pgina |
Bloco genrico Nx1 |
Exemplo: memria 8x8 |
Bloco genrico NxM |
Outras consideraes sobre memrias estticas |
As memrias estticas simples vistas na pgina anterior armazenam apenas um dgito binrio (bit)
por posio. A implementao prtica dos circuitos requer normalmente mais do que isso. Em geral,
cada posio deve, no mnimo, armazenar 8 bits (= 1 byte) de informao. Esta pgina mostra a
combinao de blocos para obter essa capacidade.

Bloco genrico Nx1


(Topo pg | Fim pg)
As memrias simples da pgina anterior podem ser generalizadas em blocos com a designao Nx1,
onde N o nmero de posies (ou endereos) e 1 o nmero de bits armazenados em cada
posio. A Figura 01 d o diagrama do bloco genrico Nx1. Contm basicamente as entradas e
sadas dos circuitos anteriores mencionados.

Fig 01
A relao entre o nmero de posies de memria N e o nmero de entradas de endereo K no
arbitrria e segue a mesma regra das variveis de seleo dos circuitos multiplex e demultiplex (ver
pgina Eletrnica digital XXXI-20 e seguintes):
N = 2K. Ou seja, K entradas de endereo podem selecionar at 2K posies de memria.

Exemplo: memria 8x8


(Topo pg | Fim pg)
O arranjo da Figura 01 forma um conjunto de 8 posies de memria com 8 bits (ou 1 byte) por
posio.
So usados 8 blocos 8x1 com as entradas L/E interligadas para formar a entrada de leitura/escrita
comum do conjunto. Desde que cada bloco tem 8 posies, h 3 entradas de endereo que so

interligadas, formando um barramento de 3 linhas. As entradas de dados e as sadas de leitura so


separadas, fazendo a srie de 8 bits armazenados por posio.

Fig 01
Observa-se que, no conjunto, os bits de cada posio so armazenados em diferentes blocos.
Exemplo: o endereamento A0=0, A1=0 e A2=1 seleciona a segunda posio de memria de cada
bloco. Assim, se a operao leitura, os valores nas sadas O1 a O7 sero os bits memorizados na
segunda posio de cada bloco 8x1. Processo similar ocorre na escrita.

Bloco genrico NxM


(Topo pg | Fim pg)
Para simplificar diagramas, pode-se representar blocos de memrias NxM conforme Figura 01.

Fig 01
N indica o nmero de posies de memria.
M indica o nmero de bits por posio.
Deve haver K entradas de endereo, observada a relao j informada para o mximo nmero de
posies:
N = 2K
Por analogia com o circuito do tpico anterior, se h M blocos Nx1, pode-se formar um conjunto
NxM.

Outras consideraes sobre memrias estticas


(Topo pg | Fim pg)
Os circuitos aqui apresentados so bsicos, destinados especificamente compreenso do
funcionamento de memrias estticas. No so necessariamente os usados nos equipamentos atuais.
Existem outras arquiteturas que foram desenvolvidas com o objetivo de se obter elevadas
densidades (bits por espao fsico) de armazenamento.

Eletrnica digital XLI-40 : Memrias IV


ndice do grupo | Pgina anterior | Prxima pgina |
Transistores nMOS e pMOS |
Estrutura bsica de uma memria em CI |
Clula de memria: princpio de operao |
Clula de memria: circuito bsico CMOS |
Clula SRAM: leitura e escrita |
As memrias estticas j vistas usam, em cada clula elementar, um flip-flop e outros quatro blocos
lgicos. Isso implica, na prtica, um nmero relativamente alto de componentes por bit armazenado.
Nesta pgina so dadas informaes sobre a configurao e circuitos reais, usados nos dispositivos
integrados, que procuram minimizar o nmero de componentes e, assim, aumentar a capacidade de
armazenamento.

Transistores nMOS e pMOS


(Topo pg | Fim pg)
CMOS (complementary metal oxide semiconductor) a tecnologia padro dos circuitos integrados
lgicos atuais. Os componentes ativos bsicos so transistores de efeito de campo de canal N
(nMOS) e de canal P (pMOS). Smbolos conforme Figura 01 (a).

Fig 01
Esses transistores operam de forma complementar, isto , considerando tenso positiva Vcc como
nvel lgico alto (1) e 0 V como nvel zero, o nMOS conduz se a porta tem nvel 1 e no conduz se
a porta tem nvel 0. E o inverso ocorre para o tipo pMOS.
A parte (b) da figura d o circuito de um inversor lgico.

Obs: conforme j comentado em outras pginas, quando se diz que Vcc nvel 1 e 0 V nvel 0,
subentendem-se faixas de valores. Exemplo: 3 a 5,5 V para 1 e 0 a 1,0 V para 0.

Estrutura bsica de uma memria em CI


(Topo pg | Fim pg)
A Figura 01 d um arranjo tpico para uma memria em circuito integrado. Os conceitos bsicos so
os mesmos mencionados em pginas anteriores. Mas o arranjo fsico alterado, para dar uma idia
mais aproximada da disposio real dos componentes.
Neste caso considera-se que as clulas elementares de memria (CM) tm entrada e leitura de dados
no mesmo local. H k entradas de endereo A0, A1, ... Ak-1 que podem selecionar 2k posies.

Fig 01
Pela disposio em linha, cada posio de memria chamada linha de palavra (do ingls word
line). Portanto, o circuito seleo de palavras (um gerador de produtos cannicos) leva a linha
endereada ao nvel 1, ativando as respectivas clulas.
O circuito seleo de bits permite trabalhar com os bits armazenados na linha de palavra ativa. De
forma similar s linhas, com m entradas B0, B1, ..., Bm-1, possvel selecionar 2m bits. Pode-se
imaginar, por exemplo, um multiplex que comuta a entrada dados para cada clula da linha ativa.
Mas deve ter outras funes para permitir as operaes distintas de leitura e escrita. Esse apenas
um arranjo bsico e variaes devem existir.

Clula de memria: princpio de operao


(Topo pg | Fim pg)

Um circuito simples capaz de armazenar um bit de informao dado na Figura 01. So dois
inversores contrapostos. A realimentao mtua mantm os valores (inversos) em cada lado
enquanto houver alimentao eltrica para os circuitos dos inversores.

Fig 01
As chaves indicam uma comutao de acordo com o estado da linha de palavra: se 0, elas esto
abertas e o dado mantido. Se 1, as chaves esto fechadas e as operaes de leitura ou escrita
podem ser feitas pelas colunas de bits. Nota-se que as colunas de bits devem ser duplas, X e X para
cada posio de bit dada na figura do tpico anterior.

Clula de memria: circuito bsico CMOS


(Topo pg | Fim pg)
O circuito da Figura 01 o bsico anterior com a substituio das chaves e blocos inversores por
circuitos reais com transistores nMOS e pMOS mencionados no segundo tpico.

Fig 01
Isso representa o circuito mais simples para uma clula de memria esttica. Portanto, cada bit de
informao requer um mnimo de 6 transistores. Por serem de acesso aleatrio, as memrias
estticas so usualmente denominadas SRAM (do ingls static RAM).

Clula SRAM: leitura e escrita


(Topo pg | Fim pg)
Consideram-se as colunas complementares de bits (X e X) dotadas dos transistores pMOS T1 e T2
entre elas e a tenso da fonte Vcc. C1 e C2 so as capacitncias parasitas das colunas.

Se a linha de palavra W est em nvel 0, os transistores T5 e T6 no conduzem e o dado mantido


mantido na clula. Os capacitores C1 e C2 so carregados por T1 e T2 respectivamente.
Se a linha de palavra W vai para nvel 1, os transistores T5 e T6 passam a conduzir, permitindo
operaes de escrita ou de leitura.

Fig 01
Para escrever 0 na clula, a coluna X forada a nvel zero e, portanto, o lado esquerdo Q assume o
valor 0 e o lado direito (Q) 1.
Para escrever 1, a coluna X forada a zero e, assim, o lado direito Q assume o valor 0 e o lado
esquerdo (Q) 1.
Na operao de leitura ocorrem as situaes:
a) se o valor armazenado 1 (Q = 1 e Q = 0), Q est no mesmo potencial de X e a carga em C1 se
mantm. Mas Q est com potencial perto de zero e, portanto, a carga em C2 diminui.
b) se o valor armazenado 0 (Q = 0 e Q = 1), Q est com potencial perto de zero e a carga em C1
reduzida. Mas Q est com mesmo potencial de X e, portanto, a carga em C2 se mantm.
Resumindo, se o valor armazenado 1, o potencial de X maior que o de X e vice-versa. E um
amplificador diferencial alimentado por X e X pode detectar o valor.

Eletrnica digital XLI-50 : Memrias V


ndice do grupo | Pgina anterior | Prxima pgina |
Memrias dinmicas (DRAM) - Introduo |
Estrutura bsica |
Clula bsica DRAM |
Leitura e escrita na clula DRAM |
Exemplo 1: memria 4M x 4 |
Exemplo 2: hierarquia de memrias |

Memrias dinmicas (DRAM) - Introduo


(Topo pg | Fim pg)
A evoluo das mquinas digitais, em especial dos computadores, tem exigido capacidades cada
vez maiores das memrias principais, as conhecidas RAM das placas-me. Conforme visto em
pginas anteriores, as memrias estticas exigem um mnimo de 6 componentes ativos (transistores)
por bit armazenado. Apesar da elevada densidade dos atuais circuitos integrados, isso demais para
muitos megabytes em pouco espao.
As memrias dinmicas usam menos componentes. O nome no devido a nenhuma parte mvel,
mas sim ao modo de operao. Desde que so de acesso aleatrio (RAM), comum a denominao
com sigla inglesa DRAM (dynamic RAM).

Estrutura bsica
(Topo pg | Fim pg)
A organizao bsica de uma memria dinmica em circuito integrado a mesma da memria
esttica dada na pgina anterior. A Figura 01 repetio do diagrama.

Fig 01
Cada clula de memria (CM) armazena 1 bit de informao. O conjunto de clulas forma uma
matriz. As linhas so denominadas linhas de palavras (word lines). A linha desejada selecionada
por um circuito que atribui nvel lgico 1 para ela.
Uma vez ativada (selecionada) determinada linha de palavra, as colunas de bits podem ser ativadas
(sequencialmente ou simultaneamente) para ler ou gravar dados nas respectivas clulas de memria.
Essa estrutura um arranjo bsico. Circuitos reais dispem de outros blocos ou recursos para
operao mais eficiente.

Clula bsica DRAM


(Topo pg | Fim pg)
A Figura 01 apresenta o esquema de uma clula bsica de memria dinmica. Simplesmente um
capacitor em srie com um transistor nMOS que funciona como chave liga-desliga para as
operaes de escrita ou leitura: Capacitor carregado indica bit 1 armazenado e descarregado, bit 0
armazenado.
Entretanto, a simplicidade tem a contrapartida. Devido s dimenses microscpicas dos elementos
de um circuito integrado de alta densidade, os valores de capacitncia so bastante pequenos.
Valores tpicos esto na faixa de 20 a 50 fF ou menos (fF = femtofarad = 103 pF). E as correntes
residuais de fuga esto na faixa de 20 pA.
Portanto, o contedo da clula se perde em pouco tempo e, para manter a integridade dos dados, as
clulas DRAM precisam ser periodicamente lidas e restauradas por um circuito externo. Essa a
razo da qualificao dinmica.

Fig 01
comum o emprego da palavra inglesa refresh para o processo de restaurao (os termos
atualizao, renovao so tambm usados).
Para uma idia de grandeza, considerando uma tenso inicial de 3 V e os valores anteriores de
capacitncia e corrente, o clculo da descarga do capacitor para a metade da carga inicial resulta
num tempo aproximado de 0,75 ms. Ou seja, o perodo entre sucessivas restauraes deve ser
inferior a um milissegundo.
Apesar da necessidade de refresh, as memrias DRAM consomem menos energia e ocupam espao
fsico muito menor que as SRAM (estticas), considerando as mesmas capacidades. Por isso, so
extensivamente usadas como memria principal dos computadores, onde o fator capacidade de
armazenagem fundamental.
Considerando o modo de operao e a necessidade de restaurao, pode-se concluir que as
memrias DRAM so mais lentas que as SRAM, isto , o tempo de leitura ou escrita maior.

Leitura e escrita na clula DRAM


(Topo pg | Fim pg)
Considera-se, de forma similar s memrias estticas, as capacitncias parasitas CX das colunas de
bits, que s tm influncia na operao de leitura.

Se a linha de palavra no selecionada (W=0), o transistor T1 no conduz. Nessa condio, o


estado de C1 (carregado ou no) teoricamente no muda e o dado mantido (sem considerar a
descarga devido a correntes residuais conforme tpico anterior).

Fig 01
Na operao de escrita, a linha de palavra selecionada (W=1 ou em nvel alto de tenso), fazendo
T1 conduzir. A aplicao de nvel alto (1) ou baixo (0) em X faz o capacitor carregar ou
descarregar, armazenando o bit de informao.
Na operao de leitura, pode-se, por exemplo, carregar CX com uma tenso intermediria (Vcc/2).
Se a linha de palavra selecionada (W=1), T1 conduz e o potencial em X aumenta se C1 estava
carregado (valor 1) ou diminui se C1 estava descarregado (valor 0). Essas variaes so detectadas
por um amplificador que as converte em nveis lgicos (1 ou 0).
Nota-se que o processo de leitura destrutivo e, portanto, h necessidade de restaurao cada vez
que a operao ocorre.

Exemplo 1: memria 4M x 4
(Topo pg | Fim pg)
A Figura 01 d exemplo da organizao de uma memria DRAM de 16 megabytes. A matriz de
clulas pode ser considerada similar do terceiro tpico.
Com 2048 linhas e 2048 colunas temos 2048 x 2048 = 4 194 304 clulas. Notar que ainda h o
nmero 4, indicando um conjunto de 4 matrizes ou, em outros termos, que cada clula um
conjunto de 4 elementares, armazenando 4 bits. Em relao ao diagrama da Figura 01 do Tpico
Estrutura bsica, isso significa que cada coluna tem, na realidade, 4 colunas de bits.
E a capacidade total dada ento por: 4 194 304 x 4 = 16 777 216 bits.
Nessa configurao, os circuitos de seleo de coluna e de leitura e escrita devem ser projetados
para operar com 4 clulas por vez.

Fig 01
comum o uso dos mesmos terminais para os endereos de linhas e de colunas (A0 a A10). Assim,
deve haver pequenas memrias (buffers) para armazenagem temporria dos valores. Situao
similar ocorre com a entrada e sada de dados (D0, D1, D2, D3), que partilham o mesmo caminho.
O bloco de controle e temporizao administra a restaurao (refresh) e a entrada e sada de dados.
O significado das entradas dado a seguir.
RAS (Row Address Select): indica seleo de linha.
CAS (Column Address Select): indica seleo de coluna.
WE (Write Enable): determina operao de escrita ou leitura.
OE (Output Enable): habilita a sada para que o dado s fique disponvel quando necessrio.

Exemplo 2: hierarquia de memrias


(Topo pg | Fim pg)
A Figura 01 procura dar uma idia das memrias usadas nos microcomputadores usuais. No esto
includas as memrias de inicializao (BIOS) por serem tipos no comentados at esta pgina.
Os registradores da CPU so memrias bastante rpidas e de pequena capacidade que armazenam o
endereo da instruo em execuo e outras informaes. Trabalham em conjunto com as operaes
lgicas e aritmticas. Na prtica, pode-se dizer que qualquer operao da CPU passa por eles.

Fig 01
As memrias de cache armazenam as operaes mais comuns, evitando ocupao desnecessria da
CPU. Tm significativa influncia no desempenho. A maioria dos processadores tm duas internas,
designadas por nveis L1 e L2 (do ingls level). Alguns tm um terceiro nvel (L3) externo.
A memria principal, muitas vezes denominada simplesmente RAM, quase sempre do tipo
dinmica, DRAM, objeto desta pgina.
Por fim, programas e dados so armazenados em memrias no volteis de discos magnticos
(discos rgidos e outros), fitas magnticas, discos ticos (CDs). So os tipos de maior capacidade e
de menor custo por unidade memorizada, mas so os mais lentos porque dependem de
acionamentos mecnicos.

Eletrnica digital XLI-60 : Memrias VI


ndice do grupo | Pgina anterior | Prxima pgina |
Ciclos simplificados de leitura e escrita na DRAM |
Evoluo das memrias DRAM |
Memrias ROM |
Memrias PROM |

Ciclos simplificados de leitura e escrita na DRAM


(Topo pg | Fim pg)
Como em todos os circuitos reais, as operaes de leitura e escrita em uma DRAM no so
instantneas. Atrasos ocorrem por causa dos tempos de resposta dos circuitos. Alm disso, durante
os intervalos de restaurao (refresh), dados no podem ser lidos ou escritos nas clulas. Pode-se
assim dizer que as memrias apresentam ciclos de leitura e escrita.

Fig 01
Considera-se um memria no padro usual de pinos comuns para endereos de linhas e de colunas,
que so definidos pelas entradas RAS (seleo de linha) e CAS (seleo de coluna), similar ao
Exemplo 1 da pgina anterior.
Obs: nos circuitos prticos, as entradas de controle so complementos RAS, CAS, etc. Isso significa
que nvel baixo ativa a funo.
Em (a) da Figura 01 tem-se o ciclo de leitura de dados em uma clula. Nota-se que a entrada WE
permanece em nvel alto, significando operao de leitura.
Em (b) da mesma figura, tem-se o ciclo de leitura. A entrada WE fica ativa (nvel baixo) durante o
intervalo necessrio para a escrita dos dados.

Evoluo das memrias DRAM


(Topo pg | Fim pg)
Embora o princpio bsico permanea o mesmo, as memrias dinmicas atuais so muitas vezes
mais rpidas do que as primeiras. Este tpico procura dar algumas informaes resumidas da
evoluo da tecnologia sem detalhes mais profundos, que podero ser apresentados em futuras
atualizaes.
O primeiro tipo usado era denominado (em ingls) Page Mode DRAM. O desempenho deixava a
desejar, porque, para cada bit lido ou escrito, era necessrio o envio do endereo de linha e de
coluna.
O tipo Fast Page Mode DRAM era mais rpido porque, para sequncias de bits na mesma linha,
no era necessria a repetio do endereo da linha.

O tipo Extended Data Out DRAM (EDO DRAM) trouxe um avano ao permitir que um novo ciclo
se iniciasse antes do trmino do anterior, isto , alguma superposio de operaes. O Burst
Extended Data Out DRAM (BEDO DRAM) foi um aprimoramento do EDO, mas de vida curta. O
termo burst (estourar, jorrar em ingls) indica que uma sequncia de dados lida com indicao de
apenas um endereo (o inicial).
Esses tipos operavam de forma assncrona, porque os ciclos de leitura ou escrita eram
independentes dos ciclos da mquina. Isso limitava a performance, pois o processador precisava
esperar o trmino de um ciclo de memria para executar outras instrues.
As memrias atuais operam de forma sncrona. So denominadas SDRAM (do ingls
Synchronous DRAM). As transies dos ciclos de memria coincidem com as transies dos ciclos
da mquina. Portanto, o processador pode executar outras instrues durante a leitura ou escrita e o
desempenho sensivelmente incrementado. Se mais de um circuito de memria usado, um deles
pode transferir dados enquanto outros esto em processo de leitura ou escrita. Tambm tm a
capacidade de burst, similar s do tipo BEDO.
As memrias SDRAM so especificadas de acordo com a frequncia com que podem operar: PC66
(66MHz), PC100 (100MHz), PC133 (133MHz). As taxas de transferncia so respectivamente 528,
800 e 1064 MBps (mega bit por segundo).
Na maioria dos circuitos lgicos, as operaes ocorrem nas transies de 1 para 0 dos pulsos de
controle (clock). Ver exemplo na pgina Eletrnica digital XXI-10 : Flip-flops. As memrias DDR
SDRAM (Double Data Rate Synchronous DRAM) so similares s anteriores, mas permitem que os
ciclos se iniciem em ambas as transies, o que efetivamente dobra a taxa de transferncia de dados.
So o padro atual das memrias principais dos microcomputadores.
O tipo RAMBUS DRAM tambm uma tecnologia atual. Usa o mesmo princpio do Double Data
Rate, mas com um barramento de transferncia de dados de 16 e no 64 bits e uma frequncia de
operao bastante superior. O custo ainda alto, mas possvel que se torne um padro no futuro.
Obs: os tipos aqui mencionados se referem aos modos de operao. Na linguagem do dia-a-dia da
informtica, so comuns referncias aos tipos fsicos de encaixe/conexo das placas (ou mdulos)
de memria (SIMM - Single In Line Memory Module, DIMM - Dual In Line Memory Module,
etc). As memrias EDO usam o padro SIMM e as SDRAM, o padro DIMM.

Memrias ROM
(Topo pg | Fim pg)
A sigla ROM (Read Only Memory, memria de somente leitura) define claramente o
comportamento: os dados so gravados no processo de fabricao e no podem ser posteriormente
alterados. Podem ser apenas lidos.
Desde que o contedo no muda, a cada combinao de valores das variveis de endereo
corresponde sempre um mesmo valor (ou combinao de valores) da sada (ou sadas). Na
realidade, as memrias ROM so circuitos combinatrios cujas entradas so as entradas de
endereo.

Circuitos combinatrios podem ser implementados com portas lgicas conforme visto em pginas
anteriores desta srie. No caso de memrias, os fabricantes procuram sempre os meios mais simples
para maximizar a capacidade e minimizar espao e custos. Tambm j visto nessas pginas que a
organizao em forma de matriz mais adequada para circuitos integrados.

Fig 01
A Figura 01 d o esquema de uma ROM simples de 16 posies e 1 bit por posio, que usa
componentes simples (diodos e resistores) para armazenar os valores em disposio de matriz 4x4.
Para anlise do circuito, considera-se nvel lgico 1 uma tenso positiva superior mnima tenso
de conduo na polarizao direta dos diodos (aproximadamente 0,6 V para diodos de silcio).
A0
0
0
0
0
0
0
0
0
1
1
1
1
1

A1
0
0
0
0
1
1
1
1
0
0
0
0
1

Tab 01
A2
A3
0
0
0
1
1
0
1
1
0
0
0
1
1
0
1
1
0
0
0
1
1
0
1
1
0
0

Sada
1
0
1
0
1
1
0
1
0
1
1
0
1

1
1
1

1
1
1

0
1
1

1
0
1

0
1
0

Se, por exemplo, o gerador de produtos cannicos seleciona a linha 1, somente essa tem potencial
positivo. As demais linhas tm potencial zero. E se, nessa condio, o multiplex seleciona a coluna
2, o valor na sada ser zero porque no h nenhuma ligao entre essa coluna e a linha 1. Se a
coluna selecionada 3 por exemplo, o valor na sada do multiplex 1, porque o diodo entre linha 1
e coluna 3 conduz.
Pode-se dizer, portanto, que os valores so 1 para as intersees com diodos e 0 para as intersees
sem diodos.
Para o circuito da Figura 01, os valores da sada para cada posio de endereo dado na Tabela 01.
Observa-se que basicamente a tabela de verdade de um circuito combinatrio.
Pela natureza do circuito, deduz-se que as memrias ROM so confiveis, consomem pouca energia
e, uma vez criadas a matrizes de produo, tm baixo custo se fabricadas em quantidades.
Encontram uma variedade de aplicaes, algumas das quais sero vistas em prximas pginas desta
srie.

Memrias PROM
(Topo pg | Fim pg)
Em pequenas quantidades, as memrias ROM tm custo aprecivel e, portanto, no so adequadas
para aplicaes no definitivas como prottipos. As memrias PROM (Programable Read Only
Memory - memria programvel de somente leitura) foram desenvolvidas para formar uma ROM
com valores definidos pelo usurio.
Pode-se considerar o mesmo circuito do tpico anterior com diodos em todas as intersees. E cada
diodo tem em srie um pequeno elemento fusvel, fabricado no prprio circuito integrado (Figura
01). Portanto, os valores iniciais (sados de fbrica) so 1 para todas as posies.

Eletrnica digital XLI-70 : Memrias VII


ndice do grupo | Pgina anterior | Prxima pgina |
Associaes de memrias ROM |
Memrias ROM: exemplo de aplicao 1 |
Memrias ROM: exemplo de aplicao 2 |
Circuitos meio somador e meio subtrator |
Memrias ROM: exemplo de aplicao 3 |

Associaes de memrias ROM


(Topo pg | Fim pg)

As memrias ROM podem ser associadas de forma muito similar s anteriores. Consideram-se, por
exemplo, blocos de 16 posies e 1 bit por posio (16 x 1) conforme circuito da pgina anterior.

Fig 01
Em (a) da Figura 01 tem-se 4 blocos 16 x 1 que formam um conjunto de 16 x 4. Em (b), 2 blocos de
16 x 1 fazem 1 bloco de 32 x 1.
A designao genrica a mesma j vista, ou seja, um bloco de memria ROM N x M tem N
posies e M bits por posio. O nmero de entradas de endereo K tal que
2K = N ou K = log2 N.

Memrias ROM: exemplo de aplicao 1


(Topo pg | Fim pg)
As memrias ROM tm uma variedade de aplicaes. So operaes que no precisam modificar os
dados armazenados. Desde que so, conforme j visto, equivalentes a circuitos combinatrios, elas
permitem o seu desenvolvimento de forma simples e metdica, sem a complexidade de um circuito
de portas lgicas no caso de muitas variveis. Na realidade, basta a tabela de verdade para a
definio da ROM (ou gravao da PROM) que a executa.
O arranjo da Figura 01 gera, por aproximao, uma forma de onda qualquer.

Fig 01
O contador seleciona sequencialmente os endereos da ROM, que contm valores correspondentes
aos pontos indicados no grfico. Tabela de verdade conforme Tabela 01.
A3
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

A2
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1

A1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1

A0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

Tab 01
O3
O2
0
0
0
0
0
1
1
0
1
1
1
1
1
1
1
1
1
0
1
0
0
1
0
1
0
0
0
0
0
0
0
0

O1
0
1
1
0
0
1
1
0
1
0
1
0
1
1
0
0

O0
0
1
0
1
0
0
0
0
0
0
0
0
1
0
1
0

Dec
0
3
6
9
12
14
14
12
10
8
6
4
3
2
1
0

O conversor digital-analgico transforma os valores lgicos das sadas (O0, O1, O2 e O3) em nveis
discretos de tenso (coluna Dec da tabela 01), proporcionando a aproximao. Sequncias de ciclos
podem ser obtidas se o contador operar repetidamente. claro que, com 16 posies, a aproximao
pode ser insuficiente para muitos casos, mas basta aumentar a capacidade da ROM para chegar ao
nvel desejado.

Memrias ROM: exemplo de aplicao 2


(Topo pg | Fim pg)
Alguns transdutores de medio (termopares por exemplo) apresentam relaes no lineares entre a

grandeza fsica e a tenso gerada. O conjunto da Figura 01 converte a tenso gerada pelo termopar
em valores digitais, que so aplicados nos endereos da ROM.

Fig 01
Os dados da ROM fazem a correspondncia dos valores lidos com uma escala linear, que pode ser
usada em um circuito digital de controle e/ou medio ou ser transformada em sinais analgicos por
meio de um conversor digital-analgico.

Circuitos meio-somador e meio-subtrator


(Topo pg | Fim pg)
Estes circuitos so aqui apresentados para facilitar a compreenso do prximo tpico. Fazem soma
e subtrao de dgitos binrios. So tambm conhecidos pelos seus termos em ingls "half adder" e
"half subtractor".

Fig 01
A Figura 01 d o esquema lgico de ambos (para 2 dgitos) e a Tabela 01 contm as respectivas
tabelas de verdade, separadas pelas cores distintas.
A
0
0
1
1

B
0
1
0
1

Soma
0
1
1
0

Tab 01
Cout
A
0
0
0
0
0
1
1
1

B
0
1
0
1

Subtr
0
1
1
0

Cout
0
1
0
0

A sada Cout (do ingls "carry" e "out") o dgito "vai um" no caso de soma e "empresta um" no
caso de subtrao.
So qualificados de "meio" porque no tm entradas de "vai um" ou "empresta um", que seriam
necessrias no caso de vrios algarismos. Os somadores e subtratores completos (aqui no dados)
tm essas entradas, permitindo operaes consecutivas nos casos de nmeros com mais de um
dgito binrio.

Memrias ROM: exemplo de aplicao 3


(Topo pg | Fim pg)
Os circuitos do tpico anterior so simples, mas a complexidade aumenta no caso de operaes com
mais de dois dgitos.
Seja um circuito que possa somar ou subtrair dois nmeros binrios de dois dgitos cada. O
desenvolvimento com portas lgicas um tanto trabalhoso, mas possvel rapidamente projetar
uma ROM ou programar uma PROM para a tarefa. A tabela de verdade dada em Tabela 01.
Deve-se ter uma ROM com 3 bits por posio (2 bits do resultado e o terceiro de Cout) e 32
posies. As primeiras 16 posies so para as combinaes possveis de dois nmeros de 2 dgitos
para a somo e as ltimas 16, para a subtrao.
OP
A4
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
1

Y1
A3
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
1
1
1
1
1

Y0
A2
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1

Tab 01
X1
X0
A1
A0
0
0
0
1
1
0
1
1
0
0
0
1
1
0
1
1
0
0
0
1
1
0
1
1
0
0
0
1
1
0
1
1
0
0
0
1
1
0
1
1
0
0
0
1
1
0
1
1
0
0
0
1
1
0
1
1
0
0

R1
O1
0
0
1
1
0
1
1
0
1
1
0
0
1
0
0
1
0
1
1
0
0
0
1
1
1
0
0
1
1

R0
O0
0
1
0
1
1
0
1
0
0
1
0
1
1
0
1
0
0
1
0
1
1
0
1
0
0
1
0
1
1

Cout
O2
0
0
0
0
0
0
0
1
0
0
1
1
0
1
1
1
0
1
1
1
0
0
1
1
0
0
0
1
0

1
1
1

1
1
1

1
1
1

0
1
1

1
0
1

1
0
0

0
1
0

0
0
0

O circuito se resume a uma simples ROM conforme diagrama abaixo.

Fig 01
O ltimo bit de endereo (A4 = OP) uma entrada de operao, isto , se zero, o resultado a
soma de Y1Y0 com X1X0. Se um, o resultado a diferena entre Y1Y0 e X1X0. E o ltimo bit
de dados O2 o algarismo "vai um" ou "emprstimo", dependendo da operao.
Se considerada uma ROM de maior capacidade, pode-se aumentar o nmero de dgitos dos nmeros
e/ou incluir mais operaes. Exemplo: se reservados 2 dgitos de endereo para definir operaes,
pode-se ter at 4 operaes diferentes (por exemplo: soma, subtrao, funo E, funo OU). Se
reservados 3, tem-se at oito operaes possveis (pode-se incluir, por exemplo, funo NO,
funes de comparao como maior, menor, igual ou outras).
Circuitos que executam operaes aritmticas e lgicas diversas comandadas por uma ou mais
entradas so denominados Unidades Lgicas e Aritmticas e so uma das partes fundamentais dos
processadores. Nos atuais, so usadas portas lgicas e no memrias por questo de desempenho. O
objetivo deste tpico foi apenas dar uma idia com um exemplo simples.

Fig 01
Supe-se agora que o multiplex, alm da sua funo normal, tem outra que conecta a coluna
selecionada diretamente com a massa. Se uma tenso maior que a normal aplicada na linha
selecionada pelo gerador de produtos cannicos, uma corrente maior circula pelo conjunto diodofusvel da interseo, provocando a abertura deste ltimo e, assim, definindo bit zero para a posio
(na Figura 01 esto representados dados idnticos aos da Figura 01 do tpico anterior). Conclui-se
que o processo de gravao s pode ser executado uma nica vez.
As memrias PROM no so to confiveis quanto as ROM. Surtos de tenso podem abrir os
fusveis, alterando os dados gravados. Mas so solues de baixo custo para aplicaes temporrias
conforme j mencionado.

Eletrnica digital XLI-80 : Memrias VIII


ndice do grupo | Pgina anterior | Prxima pgina |
Introduo - Memrias EPROM e similares |
Memrias EPROM |
Memrias EEPROM |
Memrias Flash |

Introduo - Memrias EPROM e similares


(Topo pg | Fim pg)
As memrias no volteis e de apenas leitura vistas na pgina anterior (ROM e PROM) so teis e

encontram uma extensa variedade de aplicaes. Os exemplos apresentados so apenas uma


pequena amostra. Algumas aplicaes, entretanto, requerem alteraes, eventuais ou no, de dados
gravados, o que no pode ser feito com esses tipos.
Nesta pgina so comentados alguns tipos de memrias no volteis de semicondutores, que
permitem alterao de dados, ou seja, so de leitura e escrita. So tambm denominadas memrias
no volteis reprogramveis. A organizao bsica das clulas usualmente em forma de matriz
similares s anteriores e, por isso, no repetida aqui. O propsito principal dar informaes
sobre o funcionamento das clulas elementares.

Memrias EPROM
(Topo pg | Fim pg)
EPROM a sigla inglesa de Erasable Programable Read Only Memory (memria de somente
leitura apagvel e programvel). A clula bsica de uma EPROM um transistor MOSFET
especial, dotado de uma porta flutuante (floating gate) entre a porta normal e o substrato, isolada
por uma fina camada de xido (Figura 01).

Fig 01

Em (a) da figura tem-se a situao normal, considerada bit 0. Nessa condio, o transistor conduz se
aplicado um potencial na porta Vpf. Supe-se, por exemplo, Vpf = Vdd = 5 V.
Para gravar o bit 1, aplicado um potencial mais alto entre dreno e fonte Vpp, normalmente acima
de 12 volts. Alguns eltrons adquirem energia suficiente para atravessar a camada de xido e
carregar a porta flutuante (b).
Em (c) tem-se a porta flutuante carregada negativamente, o que cria uma barreira para a porta
normal e a conduo s se d com valores mais altos de Vpf. Exemplo: Vpf = 7 V e no 5 V da
situao normal. Se o transistor no conduz com Vpf = 5 V, ento suposto que ele contm o bit 1.
O apagamento se faz pela exposio radiao ultravioleta. Os ftons de luz do aos eltrons
energia suficiente para saltar da porta flutuante (d), retornando o transistor sua situao inicial (a).
Os circuitos integrados de EPROMs so facilmente identificados pela presena da janela
transparente para a operao de apagamento.

Memrias EEPROM
(Topo pg | Fim pg)
As memrias EPROM apresentam elevada densidade de armazenagem, porque apenas um transistor
funciona como elemento de programao e acesso. Mas tm suas desvantagens, conforme itens a
seguir.
o nmero de ciclos de gravao limitado, cerca de 1000 (a radiao ultravioleta torna a camada
de xido ligeiramente condutiva).
o tempo de gravao relativamente alto.
a operao de apagamento demorada, exige a retirada do circuito e remove todo o contedo da
memria. No pode ser parcial.
As memrias EEPROM (Electrically Erasable Programable Read Only Memory) ou E2PROM so
construdas com camadas de xido mais finas e as clulas so apagadas pela aplicao de tenso
inversa da usada na gravao. Isso permite o apagamento parcial, mas deve ser feito clula por
clula, o que resulta em tempo relativamente alto para a operao.

Memrias Flash
(Topo pg | Fim pg)
Conforme visto no tpico anterior, as memrias EEPROM contornam algumas deficincias das
EPROMs, mas o apagamento se d bit a bit, o que inviabiliza o emprego em circuitos que precisam
de mudanas rpidas dos dados armazenados.
As memrias Flash operam com o mesmo princpio das EEPROMs, mas as ligaes internas
formam blocos. Isso torna possvel o apagamento simultneo (flash) de todas as clulas contidas no
mesmo bloco. A Figura 01 deste tpico d exemplo de um bloco de memria flash.

Fig 01
Na leitura, a linha de palavra selecionada levada a um nvel de tenso suficiente para provocar a
conduo das clulas no gravadas e no provocar nas clulas gravadas. As demais linhas esto em
nvel zero. E um circuito apropriado pode detectar o estado de cada transistor na linha selecionada
pela conduo de corrente entre a fonte (comum) e os drenos (em cada coluna de bit).
Na escrita, a linha selecionada submetida a 12 volts e as demais permanecem em zero. A fonte
(comum) conectada massa e a coluna de bit (dreno) levada a 6 volts.
Para apagar, as coluna de bits so deixadas abertas, todas as linhas de palavras so levadas a zero
volts e a fonte (comum) levada a 12 volts, o que apaga todas as clulas do bloco.