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1) INTRODUCTION
Le manque de place et lobligation dabaisser les cots des grandes sries ont vite conduit au besoin
de runir les fonctions de plusieurs circuits logiques standards dans un seul botier.
Il est dabord ncessaire de parler de la structure interne des circuits logiques programmables.( En
anglais : Programmable Logic Device = PLD )
Un circuit logique programmable contient un trs grand nombre de portes pouvant tre chanes. Ils
sont constitues dune matrice dentre ET et, dune matrice de sortie OU.
Entre
Rseau
OU
Rseau
ET
Sortie
Une reprsentation simplifie est ncessaire pour la reprsentation des circuits logiques
programmables.
Fig 1 : reprsentation
simplifie de la matrice des
entres
Fig 2 : reprsentation
simplifie de la matrice
des sorties
Lorsque les circuits ne sont pas programms, il existe tous les croisements un fusible. Au cours de
la programmation, les fusibles non utiliss sont dtruits afin de raliser la matrice requise.
Exercice : Sur la reprsentation simplifie fig1, placez en sortie la variable c = a b
Compltez la matrice afin dobtenir la fonction c = a b en dessinant par un rond noir
les fusibles conservs aprs programmation..
Sur la reprsentation simplifie fig2, Compltez la matrice afin dobtenir les fonctions
x + y et w + z en dessinant par un rond noir les fusibles conservs aprs programmation..
Rseau Cbl
Entre
ET
Rseau
programmable
Sortie
OU
Exercice :
Sur le schma ci dessus reprsentez les fusibles conserver par un rond noir pour stocker en mmoire les
mots suivants :
A2
A1
A0
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
Mot de Sortie
$4
$2
$0
$A
$D
$F
$F
$F
Entre
Rseau
programmable
ET
Exercice.
Rseau
OU Cbl
Sortie
Compltez la figure ci dessus pour raliser les fonctions O1 et O2, faites apparatre les
fusibles conserver par un rond noir.
O1 = a.b.c. + a.b.c + a.b.c
O 2 = a.b.c. + a.b.c + a.b.c + a.b.c
Cours PAL STS.doc
En gnral, dans les circuits PAL le signal de sortie est rinject sur la matrice programmable de ET
vitant ainsi de relier une sortie une entre avec un fil externe. ( Ex : PAL16L8 )
On comptabilise comme une entre, un signal et son complment connects la matrice dentre.
On comptabilise comme une sortie, tout signal physiquement accessible en sortie du botier.
Une entre Output Enable permet la mise en haute impdance de la sortie
Exercice
Entre
Rseau
programmable
Rseau
OU Cbl
ET
Logique
Squentielle
Sortie
OE
En fonction des constructeurs la vitesse et la consommation sont parfois places dans lordre
inverse.
La consommation est repre :
Espace :
pleine puissance
H, L ou 2 : demi-puissance
180-240 mA.
90-105 mA.
Q ou 4 :
quart de puissance
45-55 mA.
Z:
puissance zro
<0.1 mA en standby.
La vitesse est soit directement indique par un nombre en ns soit repre par des lettres. La vitesse
reprsente le temps de propagation.
Espace :
35ns.
Exercice
A:
25ns.
B:
D:
15ns.
10ns.
* Le mode registre
General Description
Features
Electrically erasable cell technology
The NSC E2CMOSTM GAL device combines a high
- Reconfigurable Logic
performance CMOS process with electrically erasable
- Reprogrammable cells
floating gate technology.This programmable memory
- Guaranteed 100% yields
High performance E2CMOS technology
technology applied to array logic provides designers with
- Low power:
45 mA/90 mA max active
reconfigurable logic and bipolar performance at significantly
35 mA/70 mA max standby
reduced power levels.
- High Speed : 15 ns-35 ns max access
Eight output logic macrocells
The 20-pin GAL16V8 features 8 programmable Output
Logic Macrocells (OLMCs) allowing each output to be
- Maximum flexibility for complex logic designs
configured by the user.
- Also emulates 20-pin PAL devices with full
- function/fuse map/parametric compatibility
Additionally, the GALt6V8 is capable of emulaling, in a
Preload and power-on reset of all registers
functional / fuse map/ parametric compatible device, all
common 20.pin PAL device architectures.
- 100% functional testability
Higth speed programming algorithm
Programming is accomplished using readi1y availabe
Security cell prevents copying logic
hardware and software tools. NSC guarantees a minimum
100 erase/write cycles.
Unique test circuitry and reprogrammable cells allow
complete AC, DC, cell and functionality testing during
manufacture. Therefore, NSC guarantees 100% field
programmability and functionality of the GAL devices. In
addition. electronic signature is available to provide positive
device ID. A security circuit is built-in, providing
proprietary designs with copy protection.