La transferencia asincrona de datos hace uso de entrada CLK?

La transmisin asncrona tiene lugar cuando el proceso de sincronizacin entre emisor y

receptor se realiza en cada palabra de cdigo transmitido. Esta sincronizacin se lleva a
cabo a travs de unos bits especiales que definen el entorno de cada cdigo.
Tambin se dice que se establece una relacin asncrona cuando no hay ninguna relacin
temporal entre la estacin que transmite y la que recibe. Es decir, el ritmo de presentacin
de la informacin al destino no tiene por qu coincidir con el ritmo de presentacin de la
informacin por la fuente. En estas situaciones tampoco se necesita garantizar un ancho de
banda determinado, suministrando solamente el que est en ese momento disponible. Es un
tipo de relacin tpica para la transmisin de datos.
En este tipo de red el receptor no sabe con precisin cuando recibir un mensaje. Cada
carcter a ser transmitido es delimitado por un bit de informacin denominado de cabecera
o de arranque, y uno o dos bits denominados de terminacin o de parada.

El bit de arranque tiene dos funciones de sincronizacin de reloj del transmisor y del
receptor.

El bit o bits de parada, se usan para separar un caracter del siguiente.

Despus de la transmisin de los bits de informacin se suele agregar un bit de paridad (par
o impar). Dicho Bit sirve para comprobar que los datos se transfieran sin interrupcin. El
receptor revisa la paridad de cada unidad de entrada de datos.
Partiendo desde la lnea de transmisin en reposo, cuando tiene el nivel lgico 1, el emisor
informa al receptor de que va a llegar un carcter, para ello antepone un bit de arranque
(Start) con el valor lgico 0. Una vez que el bit Start llega al receptor este disparar un reloj
interno y se quedar esperando por los sucesivos bits que contendr la informacin del
carcter transmitido por el emisor.
Una vez que el receptor recibe todos los bits de informacin se aadir al menos un bit de
parada (Stop) de nivel lgico 1, que repondrn en su estado inicial a la lnea de datos,
dejndola as preparada para la siguiente transmisin del siguiente carcter. Es usada en
velocidades de modulacin de hasta 1,200 baudios. El rendimiento se basa en el uso de un
bit de arranque y dos de parada, en una seal que use cdigo de 7 bits ms uno de paridad
(8 bits sobre 11 transmitidos) es del 72 por 100.
Qu tipo de FlipFlop se adapta mejor a la transferencia sncrona porque requiere del
minimo nmero de interconexiones de un flipflop a otro?
El flip flop JK, porque es verstil y es uno de los tipos de flip-flop ms usados. Su
funcionamiento es idntico al del flip-flop S-R en las condiciones SET, RESET y de
permanencia de estado. La diferencia est en que el flip-flop J-K no tiene condiciones no
vlidas como ocurre en el S-R.

Este dispositivo de almacenamiento es temporal que se encuentra dos estados (alto y bajo),
cuyas entradas principales, J y K, a las que debe el nombre, permiten al ser activadas:

J: El grabado (set en ingls), puesta a 1 nivel alto de la salida.

K: El borrado (reset en ingls), puesta a 0 nivel bajo de la salida.

Si no se activa ninguna de las entradas, el biestable permanece en el estado que posea tras
la ltima operacin de borrado o grabado. A diferencia del biestable RS, en el caso de
activarse ambas entradas a la vez, la salida adquirir el estado contrario al que tena.
La ecuacin caracterstica del biestable JK que describe su comportamiento es:
Y su tabla de verdad es:
J

Qsiguiente

X=no importa
Una forma ms compacta de la tabla de verdad es (Q representa el estado siguiente de la
salida en el prximo flanco de reloj y q el estado actual):
J

3. La transferencia sncrona de datos requiere menos circuitos que la

transferencia asncrona?

Por lo general, los contadores asncronos son menos tiles que los sincrnicos
en los sistemas complejos de alta frecuencia. Algunos circuitos integrados
reaccionan ms rpido que otros, por lo que si un evento externo se produce
cerca de una transicin entre estados, cuando algunos, sino no todos, los
circuitos integrados han cambiado de estado, puede introducir errores en el
contador. Tales errores son difciles de predecir debido a la diferencia del
tiempo variable aleatorio entre los eventos. Por otra parte, los retardos de
propagacin pueden hacer que sea difcil de detectar, o decodificar, el estado
de salida de un circuito de contador asncrono de forma electrnica.
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OBSERVACIONES Y CONCLUSIONES

Todos los circuitos fueron armados en fsico y simulados en Proteus, y los

resultados de las tablas de verdad fueron los mismos

El temporizador implementado en la primera parte de la gua, no fue

usado en la segunda parte, pero ese experimento fue simulado en
Proteus

Ya que no se consigui el integrado 7478, se us un equivalente

En el implementado, siempre se debe colocar resistencia en las entradas

de los C.I. para que a la hora de hacer el experimento, no haya errores
en las respuestas del flanco de bajada (0)

Se logr diferenciar y ver cmo trabajan los diferentes tipos de Flip Flops