Tabla de Verdad

Universidad Tecnolgica de Campeche
Ingeniera en Mecatrnica
Dispositivos Digitales Programables
Actividad
2
Nombre del alumno:

Juan Antonio Salvador Alejandro
Asignatura:
Profesor:
Dr. Isidro Javier Dominguez
Grado:
10
Grupo:
B
Unidad:
2
Fecha de entrega:
T.S.U. Juan Antonio Salvador Alejandro

Resolver el siguiente ejercicio

1.-Obtener la siguiente tabla de verdad
2.-simplificar la ecuacin utilizado mapas de karnaugh (si es necesario)
3.-dibujar el diagrama lgico con compuertas
4.-
realizar
el
VHDL utilizando
ISE
5.-
(integrar
simular
conforma
su
la
(integrar imagen)
La
tabla
obtiene
de
por
combinacin de
obtener
la
para
se
esto
D
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
TABLA DE VERDAD
ENTRADAS
SALIDAS
C
B
A
F
0
0
0
0
0
0
1
0
0
1
0
0
0
1
1
0
1
0
0
1
1
0
1
1
1
1
0
1
1
1
1
1
0
0
0
0
0
0
1
0
0
1
0
0
0
1
1
0
1
0
0
0
1
0
1
0
1
1
0
0
1
1
1
0
programa
en
el software xillin
imagen)
funcionamiento
tabla de verdad
verdad
medio
se
de
entradas
la
para
salida deseada,
considera
que
ser un 1 lgico cuando la entrada se active y un 0 cuando la entrada

se desactive lgico,

F=(NOT A and NOT B and C and NOT D) or (A and NOT B and C and
NOT D) or (NOT A and B and C and NOT D) or (A and B and C and NOT
D)
Ecuaciones booleanas
La ecuacin booleana se obtiene de la tabla de verdad esta se toma de
las entradas que se consideran que activan la salida, estas condiciones
se suma y forma la ecuacin booleana, luego se aplica los mapas de
karnaugh para la reduccin de la ecuacin de forma de ver que se puede
factorizar en este caso en todas las ecuaciones se repite lo que es
toma como factor comn en la ecuacin.

Primera resolucin
AB
C D+
A
BC D+
ABC D
F= A B C D+
resolucin
A
B+
A B+
A B+ AB )
F=C D(
Tabla 1.- tabla de verdad encontrada en el problema del ejercicio 2
CD
se

DIAGRAMA DE COMPUERTAS
Un diagrama de compuertas, se obtiene de la ecuacin booleana, en
este diagrama las entradas las representas con switch, las compuertas
utilizadas son las siguientes: 6 compuertas AND multiplicadoras, 3
compuertas OR sumadoras, 3 inversoras este si es 1 lgico lo cambian
a un 0 lgico y viceversa. El programa utilizado para la simulacin es
Livewire.
Figura 1.-diagrama de compuertas con las entradas "A es 0,"B es 0,"C es 0","D es 0" y la salida es "F es
0".

Figura 2.-diagrama de compuertas con las entradas "A es 1,"B es 1,"C es 1","D es 0" y la salida es "F es
1".
PROGRAMACION EN VHDL
Se utiliza la programacin para hacer las condiciones en se declaran las
entradas que sern: A, B, C, D y la salida que ser: F, se utilizar librera
IEEE y la paquetera IEEE.STD_LOGIC_1164.ALL; para el programa a
realizar, el programa se le colocara el nombre de tabla y se mandara a
llamar con la palabra entity seguido del nombre asignado, luego
declaramos las variables de entrada con un IN u las de salida con un
OUT, luego que se declaran las variables de entrada y salida, se coloca
la arquitectura con la que trabaja el programa y de quien es la
arquitectura, despus se abre un Begin y se coloca la ecuacin
booleana, se cierra la arquitectura a lo ltimo del programa.

Figura 3.-programacin del ejercicio 2 de la unidad 2.
SIMULACION EN VHDL
En la simulacin en VHDL, se fuerzas las variables de entrada para
obtener una salida conforme a las condiciones de la tabla de verdad, las
condiciones cambien el comportamiento de la salida, cero 0 lgico
cuando no este activa la salida y un uno 1 lgico cuando este activa la
salida en la siguiente imagen se muestra la combinacin de A es 0 , B
es 0, C es 1 y D es 0.
Figura 4. simulacin de las entradas "A es 0", "B es 0", "C es 1", "D es 0" y las salida es "F es 1"


Figura 5.-simulacin de las entradas "A es 1", "B es 0", "C es 1", "D es 0" y la salida es "F es 1"



Condiciones cuando no se encuentra activa la salida



salida en la siguiente imagen se muestra la combinacin de A es 0, B

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Resolver el siguiente ejercicio

ser un 1 lgico cuando la entrada se active y un 0 cuando la entrada

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toma como factor comn en la ecuacin.

Tabla 1.- tabla de verdad encontrada en el problema del ejercicio 2

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Figura 3.-programacin del ejercicio 2 de la unidad 2.

En la simulacin en VHDL, se fuerzas las variables de entrada para

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En la simulacin en VHDL, se fuerzas las variables de entrada para

En la simulacin en VHDL, se fuerzas las variables de entrada para

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Condiciones cuando no se encuentra activa la salida

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En la simulacin en VHDL, se fuerzas las variables de entrada para

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