ANNEE UNIVERSITAIRE 2006 2007

LAYOUT DE SWITCHS RF
STAGE EFFECTUE A ST MICROELECTRONICS GRENOBLE

Rapport de stage de licence professionnelle EISI option microlectronique microsystmes

Prsent par :
VINGATARAMIN Ludgi

Sous la direction de :
CLIN Stphane

 Les choses sont parfois si simples, que leur comprhension sen trouve complique

REMERCIEMENTS
Je tiens dabord remercier mon matre de stage, monsieur Stphane CLIN, pour
mavoir formidablement accueilli et conseill tout au long de ce stage. Je tiens de mme
remercier lensemble de Cellular Communication Division et plus particulirement lquipe de
Back End, mesdames Corinne DEVEY et Caroline KHOURI, messieurs Patrick CIANTRA,
Stphane CLIN et Patrick CORREARD, ainsi que monsieur Thierry DIVEL,

pour leur

chaleureux accueil et leur aide prcieuse.

Je tiens ensuite adresser mes sincres remerciements lensemble du personnel de

lIUT GEII pour leurs prcieux conseils et laide quils mont apporte au cours de la formation.

Je tiens enfin remercier mes parents et mes proches, pour leur aide et leur soutien
indfectible.

RESUME
Ce stage consiste la ralisation dun test chip dune application base de switchs RF conue
dans une technologie HCMOS, et destine la tlphonie mobile. Le but principal du layout du
circuit, compte tenu de sa sensibilit, rside dans la rduction maximale des capacits
parasites et des rsistances daccs. Trois versions de ce circuit ont t ralises : deux
versions circuits et une version permettant de raliser des mesures.

Mots cls : layout, switch RF, test chip, HCMOS, SOI, capacit parasite, rsistance daccs,
cadence.

ABSTRACT
This training is based on the carrying out of a test chip for an HCMOS, RF switchs
implementation for cellular phoning. The aim target of the layout, due to the circuit sensitivity,
was to reduce as much as possible, parasite capacitors and access resistors phenomenon.
Three circuit versions were developed: two circuit versions and another one for measurement
carrying.

Keywords: layout, RF switch, test chip, HCMOS, SOI, parasite capacitor, access resistor,
cadence.

SOMMAIRE
REMERCIEMENTS

RESUME

ABSTRACT

SOMMAIRE

ST MICROELECTRONICS

10

I.
HISTORIQUE
II.
UNE DIMENSION MONDIALE
III.
LE SITE DE GRENOBLE

10
10
10

INTRODUCTION

14

LOUTIL CADENCE

16

LA TECHNOLOGIE HCMOS9 SOI

20

I.
GENERALITES
II.
LE SOI
III.
DESCRIPTION

20
20
20

METHODES DE BASE DU LAYOUT

22

I.
ANALYSE DU SCHEMA ELECTRIQUE
II.
REALISATION DU FLOOR PLAN
III.
ROUTAGE DES COMPOSANTS

22
22
22

LES SWITCHS RF

26

I.
INTRODUCTION
II.
TRAVAIL DEMANDE
III.
ARCHITECTURE DES SWITCHS RF
IV.
LAYOUT DES CIRCUITS INTEGRES
V.
GENERATION DU SEAL RING ET DES MASQUES
VI.
GENERATION DES DUMMIES

26
26
27
30
41
45

CONCLUSION

48

LA CONDUITE DE PROJET A ST MICROELECTRONICS GRENOBLE

50

I.
NATURE DU PROJET
II.
CYCLE DE DEVELOPPEMENT DUN PRODUIT
III.
GESTION DU PROJET
IV.
CONCLUSION

50
50
52
53

BIBLIOGRAPHIE

54

TABLE DES ILLUSTRATIONS

56

TABLE DES MATIERES

57

ST MICROELECTRONICS
I. Historique
La compagnie ST Microelectronics, est issue de la fusion en 1987, de SGS Microelettronica
(Italie) et de Thomson Semiconducteurs (France), dans le but de devenir un leader mondial
dans la technologie submicronique.
Aujourdhui, ST Microelectronics est lune des plus grandes compagnies de semiconducteurs
au monde, avec un bnfice net de 9,85 milliards de $ en 2006.

II. Une dimension mondiale

ST Microelectronics, cest aujourdhui environ 50 000 employs, 16 centres de R&D, 39 centres
de design et dapplication, 17 sites majeurs de production et 78 bureaux de ventes travers 36
pays.
ST dispose de sites de production sur chaque continent. Des units de fabrication de wafers
200mm sont prsentes Agrate Brianza et Catane (Italie), Crolles et Rousset (France),
Phoenix (USA) et Singapour. Pour les wafers de 300mm, ST est la base dune alliance pilote
avec Freescale et NXP Semiconductors, implante sur le site de Crolles2. Il existe aussi un
partenariat avec Hynix Semiconductors sur le site de Wuxi City en chine, pour la production de
mmoires flash NAND. Toujours dans la production de wafers 300mm, le site de Catane est en
phase dquipement.
Lalliance Crolles2 est aussi le support dun programme de R&D pour une technologie de pointe
avec des CMOS de taille jusqu 32nm. Depuis sa cration, la R&D a toujours occupe une
place prpondrante dans la politique de ST. En 2006, 1,667 milliards de $ ont t investis
dans ce domaine, soit 16,9% des revenus annuels. Cette investissement a abouti 607 dpts
de brevets en 2006, ce qui fait de ST lun des groupes industriels les plus innovants et
prolifiques dans ce secteur.

III. Le site de Grenoble

1. Caractristiques
Cest le plus important site franais de dveloppement produits de la compagnie. Il
prsente une multi expertise scientifique et technique, qui permet une cohrence des
activits par la couverture de la chaine de valeur complte : du marketing au support
client. Il dispose galement dune infrastructure industrielle lourde en quipements
techniques pour la conception, lvaluation et lindustrialisation des nouveaux produits.
2.La production du site
On retrouve les produits dvelopps par ST Grenoble dans :
Les tlviseurs analogiques.
10

Les lecteurs audio numriques.

La plupart des dcodeurs de tlvision numrique.
Plus de 50 millions de tlphone avec camra, capturant et traitant limage.
Des centaines de millions de tlphone cellulaires.
Une large part des crans daffichage de tailles et technologies varies.
Les disques durs pour le stockage de donnes informatiques

3.Organisations prsentes sur le site.

Figure 1: organisations prsentes ST Grenoble.

Le groupe MMC est spcialis dans la conception de circuits pour la tlphonie mobile.
MMC est divis en plusieurs divisions, dont la plus importante est CCD 1 .

Figure 2 : Organisation de Cellular Communication Division

Cellular Communication Division.

11

Figure 3 : Organisation de Advanced IP's & Technology Platform

Le cadre de ce stage, sera lquipe de back end de lAdvanced IPs & Technology
Platform, qui ralise le layout des circuits pour les diffrentes quipes du GRENOBLE RF
& Mixed signal expertise center.

4.Effectifs du site

Figure 4 : effectifs du site de ST Grenoble

12

13

INTRODUCTION
Ce stage de fin dtudes en licence professionnelle EISI option microlectronique
microsystmes, sest droul chez ST Microelectronics Grenoble, au sein de la division CCD 2 ,
dans lquipe de back end 3 dirige par Monsieur S. CLIN.

Dune dure de quatre mois, il a t spar en trois parties :

La premire, a consist en une formation dun mois aux mthodes de bases du layout et de
loutil informatique en place au sein de la socit.
La deuxime, a t consacre au layout du test chip dun projet de dveloppement de
switchs RF implments sur une technologie HCMOS en SOI 4 .
La dernire, qui a t dvoue aider la ralisation dautres projets, entre la fin du projet
switchs RF et la fin du stage.

La personne charge de concevoir les circuits base de switchs tait en cong maternit au
dbut du projet. De ce fait le design du circuit t ralise par un autre designer, paralllement
dautres projets. Pour aider lavancement du projet, jai donc eu lopportunit de modifier
certains schmas lectriques, en plus de la ralisation du layout des circuits.

Cellular Communication Division.

Activit qui consiste la ralisation du layout des circuits intgrs.
4
Silicon On Insulator : voire explication dans le chapitre LA TECHNOLOGIE HCMOS9 SOI
3

14

15

LOUTIL CADENCE
L'outil cadence est une chane complte de conception qui propose un ensemble de logiciels
rpondant la quasi totalit des besoins dans les domaines :
De la conception de circuits intgrs.
De la simulation de haut niveau.
Ou bien encore du dessin "full custom" d'un circuit.
Le systme cadence est un outil qui utilise un standard graphique existant sur diffrentes
plates-formes informatiques Unix. Il utilise comme environnement le standard X qui est un
systme graphique multifentrage.

Figure 5 : flot gnral concepteur fondeur

Lorsque que lon excute la ligne de commande qui lance cadence, une fentre CIW
(Command Interpreter Window) souvre : cest la fentre partir de laquelle les diffrents outils
de cadence peuvent tre lancs.

Figure 6 : fentre CIW

La fentre library manager, permet de naviguer entre les diffrentes bibliothques de

composants disponibles.

16

Figure 7 : fentre library manager

Comme on peut le constater, cette fentre est constitue de 4 zones :

Library : permet de choisir une bibliothque de composants.
Category : Cette zone peut tre cache en cliquant sur Show Categories. Elle permet
d'effectuer un sous-classement au sein d'une mme bibliothque.
Cell : C'est la zone ddie aux composants eux-mmes.
View : Chaque composant (Cell) peut possder plusieurs vues. A chacune de ces
vues est associe l'application permettant de l'diter (symbole, schma, layout,...).
En gnral, la conception dun circuit intgr seffectue partir du flot suivant :

Figure 8 : flot de conception d'un circuit intgr

Nous nous limiterons ici la prsentation des outils relatifs au layout dun circuit. Ltape
pralable tout layout, est la visualisation du schma lectrique. Pour cela, il faut ouvrir, dans
la fentre library manager, la vue schematic de la cellule raliser. Cette action lance loutil
schematic composer, qui permet la ralisation des schmas lectriques.

Figure 9 : fentre schematic composer

17

A partir du schma lectrique ouvert, on peut alors raliser le layout correspondant, en activant
loutil virtuoso (cration de la vue layout de la cellule).

Figure 10 : fentre virtuoso

Une fois le layout du circuit ralis, il est indispensable de procder deux vrifications pour
valider le circuit dessin :
Une vrification DRC (Design Rules Checking) qui permet de vrifier que les rgles
de dessin inhrentes la technologie employe, dfinies par le DRM (Design Rules
Manual) sont respectes. Cette vrification est effectue par un outil lanc partir de
virtuoso.

Figure 11 : fentre vrification DRC

Une vrification LVS (Layout Versus Schematic) qui contrle ladquation dun point
de vue connectique, mais aussi les caractristiques (taille, gomtrie, etc) des
composants, entre le layout et le schma lectrique du circuit. Cette vrification est
effectue par un outil galement lanc partir de virtuoso.

Figure 12 : fentre vrification LVS

18

19

LA TECHNOLOGIE HCMOS9 SOI

I. Gnralits
Comme son nom lindique, le HCMOS9 (High speed CMOS9) est une technologie base de
transistors CMOS vitesse de commutation leve. La taille minimale que peut avoir la grille
dun transistor est de 0,13m. En fonction de la couche doxyde de grille des transistors, cette
technologie est adapte pour deux types dapplications :
Les CMOS avec une paisseur doxyde de grille de 2nm (GO1) permettent la
conception de circuits aliments en 1,2V.
Les CMOS avec une paisseur doxyde de grille de 5nm (GO2) permettent de
concevoir des applications jusqu 2,5V, ainsi que des circuits RF spcifiques tels
que les switchs RF.
La vritable particularit du HCMOS9 SOI, rside dans le matriau dans lequel est fabriqu le
wafer, le SOI.

II.Le SOI
Le SOI, ou Silicon On Insulator, est un matriau qui a t mis au point par la socit
grenobloise SOITEC fonde par des chercheurs du CEA LETI, dans le dbut des annes 80.
Un des avantages des circuits sur SOI par rapport ceux sur silicium massif, est quils
fonctionnent sans faillir dans les conditions les plus critiques, y compris sous bombardements
ioniques ou dans des tempratures extrmes. Ceci est possible grce une couche de
matriau monocristallin isolant qui prserve des perturbations le transistor.
Autre atout du SOI, sa consommation : consommation gale, les puces SOI fournissent une
puissance deux fois plus importantes que leurs homologues sur silicium classique. Etant moins
nergtiques, elles produisent moins de calories, et ncessitent donc moins dtre refroidies, ce
qui est particulirement avantageux pour les applications informatiques.
De plus, du fait de la prsence doxyde entre le substrat et le transistor, le phnomne de
latchup est totalement rsolu en SOI.

III. Description
1. Les couches dinterconnexion
Mis part les couches permettant de raliser les transistors, la technologie HCMOS9 SOI
dispose de 7 niveaux de mtaux pour raliser les interconnexions.

20

Figure 13 : principaux niveaux utiliss en HCMOS9 SOI

Les derniers niveaux de mtaux qui sont en aluminium (ALUCAP) et en cuivre (METAL6),
de par leur forte densit de courant, sont trs employs pour raliser les pistes
dalimentations et autres pistes fort passage de courant.
2.Quelques composants

Figure 14 : transistors en HCMOS9 SOI

La particularit des transistors et de la plupart des composants en SOI par rapport aux
technologies classiques, est la prsence dune prise substrat (body contact) qui permet de
polariser le substrat du transistor.

Figure 15 : condensateur en HCMOS9 SOI

Figure 16 : rsistance en HCMOS9 SOI

21

METHODES DE BASE DU LAYOUT

Dans ce chapitre, seront explicites quelques rgles ou techniques de layout utilises au sein
de lquipe de back-end de la division CCD. Les diffrents modles employs par la suite sont
issus de la phase dentranement suivie en dbut de stage.

I. Analyse du schma lectrique

La premire tape du layout dun circuit consiste analyser son schma lectrique. Cela
permet didentifier des blocs fonctionnels sensibles , qui ncessitent, afin de garantir leur
bon fonctionnement, des attentions particulires au niveau du layout.

Figure 17 : schma lectrique quelconque

Ainsi, sur le schma ci-dessus, les blocs dont le layout devra tre particulirement soign sont
les paires diffrentielles qui doivent avoir une symtrie la plus parfaite possible, et les miroirs de
courant dont les transistors doivent tre matchs (ils doivent tre implants dans le mme
caisson et avoir la mme orientation).
De mme, en fonction de la nature de lapplication, on fera galement attention des
paramtres tels que la disposition de certains blocs par rapport dautres, ou encore la
dimension et la structure des pistes dinterconnexion pour garantir une certaine densit de
courant.

II. Ralisation du floor plan

La phase de layout, proprement dite, commence par la disposition des composants sur la
surface maximale alloue au circuit. On regroupe alors, dans la mesure du possible, les
composants par blocs fonctionnels en utilisant une surface la plus petite possible. Il est
galement important dans la gestion de lespace, danticiper le routage des composants, en
prvoyant suffisamment despace pour les interconnexions.

III. Routage des composants

Cest lultime tape, qui consiste relier les composants entre eux, partir du schma
lectrique. Dans un souci de confort, on prendra garde conserver la mme orientation
(horizontale ou verticale) pour un mme niveau de mtal : cela permet, en cas forte densit de
pistes, dhomogniser lutilisation des diffrentes couches de mtaux.
22

Figure 18 : orientation recommande pour les niveaux de mtaux

En effet, le fait de rpartir de manire homogne lorientation des diffrentes couches de

mtaux, permet de prvenir la cration de murs (voire figure 18, illustration de gauche) qui
rduirait les possibilits de routage.

Figure 19 : orientation des diffrents niveaux de mtaux

En microlectronique, deux des fonctions les plus utilises, sont les paires diffrentielles et les
miroirs de courant. En ce qui concerne la paire diffrentielle, qui pour fonctionner correctement
doit observer une parfaite symtrie entre les deux transistors, on effectue dans la plupart des
cas un routage dit en cross coupling .

Figure 20 : routage en cross coupling

23

Dans cette structure, chaque transistor est divis en deux transistors, disposs en diagonale
(voire figure 20). Cette architecture permet de garantir un environnement identique sur chaque
transistor.
Pour les miroirs de courant, les transistors doivent systmatiquement tre matched , c'est-dire implants dans le mme caisson et avoir la mme orientation de grille.

Figure 21 : layout d'un miroir de courant

Egalement dans le but de garantir le mme environnement chaque transistor, un transistor

dummy 5 est plac de chaque ct du miroir de courant.

Un dummy est un composant sans influence au niveau du circuit, qui est plac ct dun autre composant pour fournir
celui-ci un environnement physique souhait. Les dummies sont gnralement placs aux extrmits de chanes de
composants.

24

25

LES SWITCHS RF
I. Introduction
Le projet vise dvelopper des switchs 6 RF, permettant de commuter le signal reu par une
antenne de tlphone mobile, vers plusieurs canaux de rception. Dans sa version initiale, lIP 7
devait comporter 5 canaux de rception. Pour rpondre un dsir du client, une version avec 3
canaux de rception a galement t dveloppe.

Figure 22 : fonction des switchs RF

Avant dtre mise sur le march, lapplication de switch va dabord devoir tre teste et valide
par rapport aux spcifications techniques souhaites. Ainsi, la version de lIP ralis dans ce
stage sera dabord implante dans un test chip 8 afin de subir diffrentes mesures.
Dans ce cadre, sera galement dveloppe une version denergy management qui permettra
deffectuer des mesures spcifiques sur la consommation nergtique de certains blocs du
circuit.

II. Travail demand

Le sujet de ce stage consiste raliser le layout des deux versions de switchs RF, ainsi que
celui dun module denergy management. La date de PG 9 a t fixe au 11 mai 2007.

Interrupteur.
Intellectual Property : application dveloppe chez ST Microelectronics qui est ensuite livre un client.
8
Maquette de test dun circuit, qui permet de contrler et mettre au point ce dernier avant sa production.
9
Pattern Generation : fabrication des masques des circuits intgrs.
7

26

III. Architecture des switchs RF

1. Switchs RF 5 canaux de rception

Figure 23 : structure de l'IP switchs RF 5 canaux

LIP dvelopp est constitu de cinq blocs fonctionnels :

Le CTRL, qui permet de slectionner un canal de rception pour la transmission de
donnes.
Les 5 SWITCH, qui sont des ensembles de transistors assurant la commutation entre
lantenne et le canal slectionn par le CTRL.
Le LDO 10 , qui permet partir de la batterie du tlphone, de dlivrer une tension
stable ncessaire au fonctionnement du circuit.
Le Band Gap (BG), qui est un bloc analogique dont la fonction est de gnrer une
rfrence de tension indpendante des fluctuations de la temprature de
fonctionnement du circuit.
Le Charge Pump (CP), qui fournit une tension ngative permettant dans certaines
conditions, de bloquer les switchs.
Les diffrentes entres/sorties du circuit seront connectes des plots (pads) disposs en
couronne (lIO RING).

10

Low Drop Output

27

2.Switchs RF 3 canaux de rception

Figure 24 : structure de l'IP switchs RF 3 canaux

Cette version est identique la version prcdente, mis part le nombre de canaux qui
est limit trois.

28

3.Module denergy management

Figure 25 : structure du module d'energy management

Dans ce module de test, afin de pouvoir effectuer des mesures, les sorties du LDO, du
Band Gap et du Charge Pump, ont t connectes aux sorties Rx_2 Rx_5. On
remarquera la prsence dun buffer sur la sortie Rx_4, qui a t rajout, afin dviter un
croulement du signal qui pourrait tre caus par la capacit du pad de connexion.

29

IV. Layout des circuits intgrs

1. Layout de lIO RING

Figure 26 : layout de l'IO RING

30

LIO RING est constitu de 14 pads dentres/sorties (disposs suivant un pas de 130m), pour
une dimension de 1,5mm 1mm qui quivaut celle du circuit intgr. Ces diffrents pads
dont la structure sera explique un peu plus tard, sont relis par deux rails de protection ESD 11 ,
VPLUS (spar en deux, une partie analogique et une partie digitale) et VMINUS. Sont
connects ces rails, des ponts de diodes et des ESD clamp, dont le rle sera expliqu cidessous. On notera que, pour faciliter llaboration de circuits pouvant tre complexes, des
composants de base ou plus complexes raliss prcdemment, sont disponibles dans des
bibliothques communes aux diffrentes quipes de conception. Dans ces bibliothques, les
composants sont classs par technologie ou par projet.
a) LESD clamp

Figure 27 : layout d'un ESD clamp

Il permet de protger les dispositifs auxquels il est connect contre les surtensions en
limitant la tension 2,5V. Lorsquune dcharge lectrostatique intervient sur lune de
ses entres, le clamp se comporte alors comme un circuit ferm qui limite la tension du
circuit une valeur crte (ici 2,5V). En fonctionnement normal, le clamp est assimilable
un circuit ouvert. Le layout de ce circuit qui t ralis par une autre quipe, a t
rcupr dans une bibliothque de composants de protection ESD et rutilis tel quel.

11

Electro Static Discharge

31

b) Le pad RF

Figure 28 : layout d'un pad RF

Par rapport un pad classique, sa surface a t double pour permettre le passage

dun fort courant provenant de lantenne. Des diodes de protection ESD ont t
disposes aux connexions avec les rails VPLUS et VMINUS, raison de 7 diodes sur
VPLUS et 10 diodes sur VMINUS. Par rapport aux autres pads, le pad RF 12 comporte
un nombre de diodes de protection ESD plus consquent, car il doit supporter une
amplitude de tension plus importante (6V maximum contre 2,5V pour les autres plots).
c) Le pad VDD

Figure 29 : layout d'un pad VDD

12

Radio Frequency

32

Equip dun ESD clamp, il permet de protger lentre/sortie connecte contre les
dcharges lectrostatiques, en vacuant celles-ci dans le rail VPLUS.
d) Le pad GND

Figure 30 : layout d'un pad GND

De fonction et structure analogue au pad VDD, il permet dvacuer les dcharges

lectrostatiques dans le rail VMINUS.
e) Le pad digital

Figure 31 : layout d'un pad digital

De mme structure et fonction que le pad RF, celui-ci est nanmoins deux fois plus
petit et possde seulement deux diodes de protection ESD (une connecte chaque
rail de protection), ayant supporter des tensions beaucoup plus faibles.
33

2.Layout des blocs principaux des schmas top

a) Layout du switch

Figure 32 : layout du switch

Chaque switch est constitu de plusieurs transistors en srie qui travaillent en

commutation. Ces transistors sont activs par deux signaux appliqus sur leur grille,
Vg_on et Vg_off. Les contacts avec lantenne et la sortie sont raliss par des
connexions en METAL6 et ALUCAP.

Figure 33 : layout d'un transistor constituant les switchs RF

On remarquera que le layout du transistor qui compose les switchs a t pens pour
rduire autant que possible, les capacits parasites entre son drain (D) et sa source
(S). Les capacits parasites en question tant causes par la structure interdigite des
contacts drain et source, les derniers niveaux de mtaux de ceux-ci ont t rduits afin
de limiter les surfaces en vis--vis.

34

b) Layout du CONTROL

Figure 34 : layout du CONTROL

Ce bloc, compos de plusieurs sous-fonctions logiques, permet de contrler la

commutation des switchs, et donc de slectionner un canal de rception. On
remarquera la largeur plus importante des pistes dalimentation en bord de cellule, afin
de garantir le passage de courants levs.
La composition de ce bloc ne souffrant daucun point critique, son layout na ncessit
aucune attention particulire si ce nest loptimisation maximale de sa taille, do son
aspect trs compact.
c) Layout du charge pump et du band gap

Figure 35 : layout de l'ensemble charge pump + band gap avant modification

Figure 36 : layout de lensemble charge pump + band gap aprs modification

35

Le layout de lensemble charge pump + band gap a t rcupr dun projet antrieur.
Les deux modifications apportes ce layout sont :
Le fractionnement des rails VPLUS et GND, afin de sparer les alimentations
du charge pump et du band gap.
La translation de certains condensateurs en ALUCAP, pour des raisons
dencombrement spatial que nous verrons plus tard 13 .
Toutes les autres connexions internes ce circuit sont restes inchanges.
d) Layout du LDO

Figure 37 : layout du LDO

Ce bloc rcupr dans une autre quipe na subi aucune modification.

13

Voire disposition de lensemble charge pump + band gap page 38.

36

3.Assemblage des diffrents blocs dans le layout top

a) Version switchs RF 5 canaux

Figure 38 : layout top de la version de switchs RF 5 canaux

37

Aprs avoir ralis le layout des diffrents blocs constituant le circuit des switchs RF,
reste donc raliser lassemblage de ces derniers, partir du schma lectrique 14 .
Dans la conception dapplications RF telles que les switchs, le rle et la qualit du
layout sont essentiels. Dans le layout des switchs RF, il est primordial de rduire au
maximum les rsistances daccs, pour rduire les pertes dinsertion des switchs. Par
consquent, la piste dantenne (voir figure ci-contre) a t largie au maximum et
route sur deux niveaux, lALUCAP et le METAL6 (on remarquera au passage lutilit
davoir effectu la modification sur la disposition des condensateurs en ALUCAP
explique la page 36). De plus, pour viter le plus possible les interfrences lies aux
capacits parasites, aucun bloc na t plac sous cette piste, et le nombre
dinterconnexion devant croiser cette dernire a t rduit son strict minimum.
De ce fait, on peut observer deux zones sur le layout du circuit :
Une zone occupe par la piste dantenne.
Une zone dans laquelle sont placs et routs les diffrents blocs prsents
prcdemment.
On remarquera sur la figure prcdente, un routage en toile au niveau du pad GND :
ceci permet de limiter les interfrences causes par le bruit gnr par les pistes de
masse.
Pour des raisons de densit, les pistes en mtal de plus de 12m 15 de large, telles que
la piste dantenne, doivent contenir des slots (des trous) qui doivent couvrir au
minimum 9% 16 de la surface totale de la piste.

Figure 39 : cellule en damier en METAL4

Pour palier cette contrainte, les pistes larges (telles que la piste dantenne ou les rails
de protection ESD de lIO RING) qui rpondent aux conditions nonces ci-dessus, ont
t ralises selon une structure en damier , par concatnation matricielle de
cellules identiques celle de la figure prcdente.

Figure 40 : cellule en damier avec via METAL6 - ALUCAP

14

Voire partie III. Architecture des switchs RF .

Paramtre dpendant de la technologie utilise.
16
Paramtre dpendant de la technologie utilise.
15

38

b) Version switchs RF 3 canaux

Figure 41 : layout top de la version de switchs RF 3 canaux

Le layout de cette version est identique la prcdente, mis part la piste dantenne
qui a t raccourcie du fait de la rduction du nombre de canaux.
39

c) Version denergy management

Figure 42 : layout top de la version d'energy management

Dans cette version o lon na conserv quun seul switch, les pads rendus disponibles
ont t connects certains blocs pour effectuer des mesures 17 .

17

Voire III. Architecture des switchs RF 3. Module denergy management .

40

V. Gnration du seal ring et des masques

1. Version switchs RF 5 canaux

Figure 43 : version switchs 5 canaux, gnration des masques et du seal ring

41

Cette tape consiste gnrer sous cadence, les masques de fabrication, les motifs
dalignement, les informations concernant lidentit du circuit, ainsi que le seal ring.
Le seal ring

Figure 44 : gnration du seal ring

Le seal ring permet de dlimiter la zone de dcoupe la puce. Afin de protger le circuit des
contraintes mcaniques (le stress) engendres par la dcoupe du silicium, le seal ring est
constitu dun empilement pyramidal de diffrentes couches actives et mtalliques,
dpaisseur suffisante pour amortir les vibrations.
On remarquera dans le coin infrieur du seal ring, un L corner, qui est un motif
dalignement.
Les masques de fabrication

Figure 45 : gnration des identificateurs des masques de fabrication

Cette liste rpertorie les numros des masques ncessaires la fabrication du circuit.
Les motifs dalignement

Figure 46 : gnration des motifs d'alignement

Ils permettent, lors du processus de fabrication, daligner les diffrents masques de

gravures.
Le logo du fabricant

Figure 47 : gnration du logo du fabricant

42

Il permet didentifier le fabricant du circuit.

Le nom du circuit

Figure 48 : gnration du nom du circuit

Il permet didentifier le circuit aprs fabrication.

2.Versions switchs RF 3 canaux

Figure 49 : version switchs 3 canaux, gnration des masques et du seal ring

43

3.Version denergy management

Figure 50 : version d'energy management, gnration des masques et du seal ring

44

VI. Gnration des dummies

1. Version switchs RF 5 canaux

Figure 51 : version switchs RF 5 canaux, gnration des dummies

La gnration des dummies (ou tiles) permet de satisfaire aux rgles de densit de mtal
dfinies par la technologie.

Figure 52 : gnration des dummies

45

Les dummies sont des carrs de mtal gnrs sous cadence, sur les zones o les
conditions de densit ne sont pas satisfaites.
On remarquera sur la figure du layout top prcdent, que les zones sensibles telles que la
piste dantenne et les pads, ont t exclues des zones touches par la gnration des
dummies, afin dviter toute perturbation dans la transmission du signal.
La gnration des dummies est lavant dernire tape de conception (et donc de layout)
dun circuit intgr avant son envoi en fonderie. En effet, aprs cette procdure, le circuit
subit une dernire phase de vrifications LVS et DRC.
2.Versions switchs RF 3 canaux

Figure 53 : version switchs RF 3 canaux, gnration des dummies

46

3.Version denergy management

Figure 54 : version d'energy management, gnration des dummies

47

CONCLUSION
Les trois versions de circuits ont t livres comme prvu, le 11 mai 2007. Aprs leur
fabrication, ces circuits seront assembls et mis en botier, avant dtre tests dans le
laboratoire de mesures et de validation de ST Microelectronics Grenoble. En fonction des
rsultats des tests, les circuits subiront dventuelles modifications, avant dtre renvoys en
production.

Sur le plan personnel, ce stage ma dabord permis de dcouvrir une large facette du
layout analogique et du savoir faire quexige le mtier de layouteur en gnral. De plus, de par
les contraintes de planning lies aux projets industriels, jai de ce fait acquis de lexprience en
ce qui concerne la gestion de projet, ce qui permet de respecter les dlais de livraison. Jai
galement pu me rendre compte, travers les diverses runions auxquelles jai particip, de
limportance de la concertation entre les diffrents acteurs dans la conduite dun projet
industriel. Enfin, jai pu dcouvrir une multitude de mtiers et dapplications de la
microlectronique, de la conception la fabrication.

48

49

LA CONDUITE DE PROJET A ST
MICROELECTRONICS GRENOBLE
((P
Projet tuteur)

I. Nature du projet
ST

Microelectronics

Grenoble

ralise

des

circuits

intgrs

pour

lindustrie

de

la

microlectronique. Les secteurs concerns vont de la tlphonie mobile, avec la ralisation de

capteurs de lumire pour les appareils photo, laudiovisuel avec la conception de circuits pour
les dcodeurs TNT, en passant par linformatique avec le dveloppement.

II.Cycle de dveloppement dun produit

Specifications

Models realization

IP flow

Post layout simulation

IC flow

Layout

TESTCHIP

IP put on TESTCHIP
Testchip realization

ASIC

Circuit design

Testchip

Laboratory
Characterization

Characterization

IP put on ASIC

Figure 55 : flot de conception d'un produit

50

1. Les spcifications

Au

cours

de

plusieurs

concertations

entre

des

reprsentants

de

ST

Microelectronics et du client, les spcifications techniques que devra respecter le

circuit concevoir sont dfinies. Ces spcifications permettent de fixer des
impratifs tels que les dimensions du circuit, sa consommation, etc. En fonction
de la nature du circuit, un degr de criticit est tabli pour chaque spcification. A
la fin de cette concertation entre client et fournisseur, est rdig le cahier des
charges, qui dfinit galement la date de livraison du circuit.

2. Ralisation des modles comportementaux

A partir des spcifications, les modles des composants constituant le circuit sont
raliss. Le modle est un fichier informatique renfermant les quations
mathmatiques permettant de dcrire (et donc de simuler) le comportement
lectrique du composant.

3. Design du circuit

A partir des modles prcdemment dvelopps, est ralis le schma lectrique

du circuit. Une fois trac, le schma lectrique est simul et corrig si besoin est,
jusqu ce quil soit en phase avec les spcifications du client.

4. Layout du circuit et simulation PLS

A partir du schma lectrique conu par le designer, le layouter ralise le dessin

des masques du circuit. C'est--dire quil ralise le modle qui servira lors de la
fabrication, limplantation et la connexion physique des composants du circuit
qui sera implant sur une puce. Cependant, avant lenvoi en fabrication, le layout
ralis est simul (simulation PLS 18 ) par le designer pour vrifier sil nexiste pas
de divergences significatives avec le schma lectrique. Le cas chant, des
corrections sont apportes au layout.

18

Post Layout Simulation.

51

5. Test du circuit

Une fois conu, le circuit subit une phase de tests pour vrifier sil rpond aux
spcifications. Aprs avoir ralis le layout du circuit, le dessin des masques est
envoy en PG 19 pour fabriquer les circuits de tests (test chip). Cette phase de test
qui est primordiale lamlioration de la qualit du circuit, est ralise dans un
laboratoire de mesures. Le circuit est alors caractris (mesure de ses
caractristiques lectriques et physiques), puis compar aux spcifications
attendues. En fonction du rsultat de ces tests, le circuit est corrig pour pouvoir
tre livr.
6. Livraison/Fabrication du circuit
Le projet aboutit lorsque le circuit ralis est livr au client sous forme dIP 20 au
client, ou envoy en fonderie pour la gnration des masques de fabrication.
Cette tape est la dernire avant la mise sur le march dun produit.

III. Gestion du projet

Pour assurer le bon droulement du projet, plusieurs runions sont tenues entre les diffrents
acteurs impliqus dans celui-ci. Il existe plusieurs types de runion :
Les runions caractres techniques, qui permettent aux diffrentes quipes de
mieux synchroniser leur travail, mais aussi de faire part dventuelles requtes ou
proposition quant loptimisation de la conduite de leur mission. Ces runions, selon
leur envergure, peuvent tre de frquence hebdomadaire ou mensuelle. Le bilan de
ces runions peut conduire un ajustement des ressources affectes au projet.
Les runions entre responsable projet et client, qui permettent dinformer ce dernier
de ltat davancement du projet.
Pour certains types de projet (en recherche dveloppement surtout), un bilan est
tabli avant le dbut du projet. Ce dernier permet de quantifier les ressources
humaines et matrielles (cartes et matriel de test) ncessaires la conduite du
19

Pattern Generation : ralisation des masques de fabrication.

Intellectual Property : version informatique (non physique) du circuit, qui consiste en un ensemble de fichiers informatiques
regroupant les informations ncessaires sa fabrication.
20

52

projet. En fonction de limportance du projet et de sa rentabilit, mais aussi selon

limportance du client, ces ressources seront factures ou pas, en complment du
produit concevoir.

IV. CONCLUSION
Au-del des moyens financiers, matriels ou humains qui lui sont affects, le fil conducteur dun
projet demeure la qualit de la concertation entre ses diffrents acteurs. En effet, une bonne
gestion de projet permet danticiper les erreurs de nature organisationnelle qui pourraient
aboutir un retard de livraison. Cest pour cette raison que plus un projet sera consquent de
par leffectif des personnes impliques, ainsi que par limportance des enjeux financiers, plus
une attention particulire sera porte son organisation et sa bonne gestion.

53

BIBLIOGRAPHIE
HCMOS9 SOI design rules manual, 0,13m CMOS/SOI process , ST Microelectronics.

Initiation la conception numrique par cellules prcaractrises, chane de conception

CADENCE , Franois BERRY.

54

55

TABLE DES ILLUSTRATIONS

Figure 1: organisations prsentes ST Grenoble. ........................................................................................................................ 11
Figure 2 : Organisation de Cellular Communication Division ..................................................................................................... 11
Figure 3 : Organisation de Advanced IP's & Technology Platform ............................................................................................. 12
Figure 4 : effectifs du site de ST Grenoble................................................................................................................................... 12
Figure 5 : flot gnral concepteur fondeur ................................................................................................................................ 16
Figure 6 : fentre CIW ................................................................................................................................................................. 16
Figure 7 : fentre library manager ................................................................................................................................................ 17
Figure 8 : flot de conception d'un circuit intgr .......................................................................................................................... 17
Figure 9 : fentre schematic composer ......................................................................................................................................... 17
Figure 10 : fentre virtuoso .......................................................................................................................................................... 18
Figure 11 : fentre vrification DRC ............................................................................................................................................ 18
Figure 12 : fentre vrification LVS ............................................................................................................................................ 18
Figure 13 : principaux niveaux utiliss en HCMOS9 SOI ........................................................................................................... 21
Figure 14 : transistors en HCMOS9 SOI ...................................................................................................................................... 21
Figure 15 : condensateur en HCMOS9 SOI ................................................................................................................................. 21
Figure 16 : rsistance en HCMOS9 SOI ...................................................................................................................................... 21
Figure 17 : schma lectrique quelconque ................................................................................................................................... 22
Figure 18 : orientation recommande pour les niveaux de mtaux .............................................................................................. 23
Figure 19 : orientation des diffrents niveaux de mtaux............................................................................................................. 23
Figure 20 : routage en cross coupling........................................................................................................................................... 23
Figure 21 : layout d'un miroir de courant ..................................................................................................................................... 24
Figure 22 : fonction des switchs RF ............................................................................................................................................. 26
Figure 23 : structure de l'IP switchs RF 5 canaux...................................................................................................................... 27
Figure 24 : structure de l'IP switchs RF 3 canaux...................................................................................................................... 28
Figure 25 : structure du module d'energy management ................................................................................................................ 29
Figure 26 : layout de l'IO RING ................................................................................................................................................... 30
Figure 27 : layout d'un ESD clamp .............................................................................................................................................. 31
Figure 28 : layout d'un pad RF ..................................................................................................................................................... 32
Figure 29 : layout d'un pad VDD ................................................................................................................................................. 32
Figure 30 : layout d'un pad GND ................................................................................................................................................. 33
Figure 31 : layout d'un pad digital ................................................................................................................................................ 33
Figure 32 : layout du switch ......................................................................................................................................................... 34
Figure 33 : layout d'un transistor constituant les switchs RF ....................................................................................................... 34
Figure 34 : layout du CONTROL................................................................................................................................................. 35
Figure 35 : layout de l'ensemble charge pump + band gap avant modification............................................................................ 35
Figure 36 : layout de lensemble charge pump + band gap aprs modification ........................................................................... 35
Figure 37 : layout du LDO ........................................................................................................................................................... 36
Figure 38 : layout top de la version de switchs RF 5 canaux..................................................................................................... 37
Figure 39 : cellule en damier en METAL4................................................................................................................................... 38
Figure 40 : cellule en damier avec via METAL6 - ALUCAP ...................................................................................................... 38
Figure 41 : layout top de la version de switchs RF 3 canaux..................................................................................................... 39
Figure 42 : layout top de la version d'energy management .......................................................................................................... 40
Figure 43 : version switchs 5 canaux, gnration des masques et du seal ring.......................................................................... 41
Figure 44 : gnration du seal ring ............................................................................................................................................... 42
Figure 45 : gnration des identificateurs des masques de fabrication......................................................................................... 42
Figure 46 : gnration des motifs d'alignement ............................................................................................................................ 42
Figure 47 : gnration du logo du fabricant ................................................................................................................................. 42
Figure 48 : gnration du nom du circuit ..................................................................................................................................... 43
Figure 49 : version switchs 3 canaux, gnration des masques et du seal ring.......................................................................... 43
Figure 50 : version d'energy management, gnration des masques et du seal ring ..................................................................... 44
Figure 51 : version switchs RF 5 canaux, gnration des dummies .......................................................................................... 45
Figure 52 : gnration des dummies ............................................................................................................................................. 45
Figure 53 : version switchs RF 3 canaux, gnration des dummies .......................................................................................... 46
Figure 54 : version d'energy management, gnration des dummies ........................................................................................... 47
Figure 55 : flot de conception d'un produit .................................................................................................................................. 50

56

TABLE DES MATIERES

REMERCIEMENTS

RESUME

ABSTRACT

SOMMAIRE

ST MICROELECTRONICS

10

I. HISTORIQUE
II. UNE DIMENSION MONDIALE
III. LE SITE DE GRENOBLE
1. CARACTERISTIQUES
2. LA PRODUCTION DU SITE
3. ORGANISATIONS PRESENTES SUR LE SITE.
4. EFFECTIFS DU SITE

10
10
10
10
10
11
12

INTRODUCTION

14

LOUTIL CADENCE

16

LA TECHNOLOGIE HCMOS9 SOI

20

I. GENERALITES
II. LE SOI
III. DESCRIPTION
1. LES COUCHES DINTERCONNEXION
2. QUELQUES COMPOSANTS

20
20
20
20
21

METHODES DE BASE DU LAYOUT

22

I. ANALYSE DU SCHEMA ELECTRIQUE

II. REALISATION DU FLOOR PLAN
III. ROUTAGE DES COMPOSANTS

22
22
22

LES SWITCHS RF

26

I. INTRODUCTION
II. TRAVAIL DEMANDE
III. ARCHITECTURE DES SWITCHS RF
1. SWITCHS RF A 5 CANAUX DE RECEPTION
2. SWITCHS RF A 3 CANAUX DE RECEPTION
3. MODULE DENERGY MANAGEMENT
IV. LAYOUT DES CIRCUITS INTEGRES

26
26
27
27
28
29
30

57

1.
a)
b)
c)
d)
e)
2.
a)
b)
c)
d)
3.
a)
b)
c)
V.
1.
2.
3.
VI.
1.
2.
3.

LAYOUT DE LIO RING

LESD clamp
Le pad RF
Le pad VDD
Le pad GND
Le pad digital
LAYOUT DES BLOCS PRINCIPAUX DES SCHEMAS TOP
Layout du switch
Layout du CONTROL
Layout du charge pump et du band gap
Layout du LDO
ASSEMBLAGE DES DIFFERENTS BLOCS DANS LE LAYOUT TOP
Version switchs RF 5 canaux
Version switchs RF 3 canaux
Version denergy management
GENERATION DU SEAL RING ET DES MASQUES
VERSION SWITCHS RF A 5 CANAUX
VERSIONS SWITCHS RF A 3 CANAUX
VERSION DENERGY MANAGEMENT
GENERATION DES DUMMIES
VERSION SWITCHS RF A 5 CANAUX
VERSIONS SWITCHS RF A 3 CANAUX
VERSION DENERGY MANAGEMENT

30
31
32
32
33
33
34
34
35
35
36
37
37
39
40
41
41
43
44
45
45
46
47

CONCLUSION

48

LA CONDUITE DE PROJET A ST MICROELECTRONICS GRENOBLE

50

I. NATURE DU PROJET
II. CYCLE DE DEVELOPPEMENT DUN PRODUIT
1. LES SPECIFICATIONS
2. REALISATION DES MODELES COMPORTEMENTAUX
3. DESIGN DU CIRCUIT
4. LAYOUT DU CIRCUIT ET SIMULATION PLS
5. TEST DU CIRCUIT
6. LIVRAISON/FABRICATION DU CIRCUIT
III. GESTION DU PROJET
IV. CONCLUSION

50
50
51
51
51
51
52
52
52
53

BIBLIOGRAPHIE

54

TABLE DES ILLUSTRATIONS

56

TABLE DES MATIERES

57

58