Electrnica Digital

Tema 3

Diseo Sncrono

Dpto. de Sistemas Electrnicos y de Control. UPM Curso 2010-2011

 Diseo Sncrono

Rgimen transitorio en los circuitos digitales

Concepto de espurio. Clasificacin
Alternativas para evitarlos
Diseo sncrono de Sistemas Digitales
Estructura de un sistema sncrono
Principio de funcionamiento
El reloj. Skew. Habilitacin de reloj
Reset y preset funcionales
Sincronizacin de entradas asncronas. La Metaestabilidad
Ejemplos

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 Rgimen Transitorio en Circuitos Digitales
En los circuitos combinacionales sin realimentacin
pueden darse valores transitorios anmalos en las
salidas debido a la existencia de retardos en los
dispositivos lgicos.
tp = 1 ns
F = A/A = 0
A
tp = 2 ns
A
/A
F
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 Rgimen Transitorio en Circuitos Digitales
Dependiendo del uso que se vaya a hacer de las
salidas, la aparicin de pulsos espurios puede ser
irrelevante o catastrfica.

Si el circuito combinacional tiene realimentaciones,

los valores transitorios pueden dar lugar a
oscilaciones en las salidas.

Los valores espurios en las salidas se denominan

glitches o riesgos.

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 Rgimen Transitorio en Circuitos Digitales
Clasificacin de los riesgos en Circuitos Digitales

Riesgos estticos: Son pulsos espurios que aparecen al

producirse un cambio en las entradas que no produce un
cambio en el estado de la salida.

Riesgos dinmicos: Son pulsos espurios que aparecen al

producirse un cambio en las entradas que debe producir un
cambio en el estado de la salida.

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 Rgimen Transitorio en Circuitos Digitales
Clasificacin de los riesgos en Circuitos Digitales
Riesgos funcionales: Son glitches que slo aparecen cuando
se producen cambios en ms de una variable de entrada

abcd (t) abcd (t+t0)

cd
00 01 11 10 1101
ab 1111
0101
00 1
0111
01 1 1
F=1 F=0 F=1
11 1
10 1
glitch funcional
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 Rgimen Transitorio en Circuitos Digitales
Clasificacin de los riesgos en Circuitos Digitales
Riesgos lgicos: Son debidos a la realizacin hardware del
circuito y pueden producirse aunque slo cambie de estado una
entrada.

A
B
F
Tp =1 ns
C
A
B
C
F

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 Rgimen Transitorio en Circuitos Digitales
Alternativas para evitar los riesgos
Insercin de retardos hardware: Su valor es difcilmente
controlable y vara con las condiciones de funcionamiento,
pudiendo dar lugar a nuevos riesgos.
Insercin de lgica redundante: Permite eliminar nicamente los
riesgos lgicos.
Insercin de lgica registrada: No elimina los riesgos, sino su
efecto. Consiste en muestrear la lgica cuando ha finalizado el
rgimen transitorio -y por tanto ya no existen glitches-
almacenando los estados de salida en flip-flops. Esta solucin
es la ms ampliamente utilizada tanto para el diseo de ASICs
como para circuitos realizados con lgica programable o TTL.
Se denomina Metodologa de diseo Sncrono.

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 Diseo sncrono de circuitos digitales
Estructura de un Sistema Digital Sncrono

E S
N A
T L
R I
A REG L/C REG L/C REG D
D A
A S
S
RELOJ

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 Diseo sncrono de circuitos digitales
Bases de funcionamiento
Todas las entradas de los circuitos combinacionales
estn registradas, luego slo pueden cambiar de estado
en los flancos activos de reloj

tpff tpff

Cambio de estado

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 Diseo sncrono de circuitos digitales
Bases de funcionamiento
El rgimen transitorio de los circuitos combinacionales sin
realimentacin finaliza cuando ha transcurrido el tiempo
de propagacin mximo del circuito desde el ltimo
cambio en una entrada.

tpff tpLC tpff tpLC

Fin del Rgimen Transitorio

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 Diseo sncrono de circuitos digitales
Bases de funcionamiento
Para que las salidas de los circuitos combinacionales
puedan registrarse correctamente debern ser estables
un tiempo antes del flanco activo de reloj, el tiempo de
set-up de los flip-flops.

tpff tpLC tsu tpff tpLC tsu

Tclk

Por tanto: Tclk > tpff + tpLC + tsu

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 Diseo sncrono de circuitos digitales
Bases de funcionamiento
La frecuencia mxima de la seal de reloj en un circuito
secuencial sncrono viene dada por la expresin:

1
f clk max =
t pff max + t pLC max + t su min

donde tpLC max es el tiempo de propagacin del bloque

combinacional mas lento de los existentes en el circuito.

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 Diseo sncrono de circuitos digitales
Bases de funcionamiento
Un circuito digital sncrono funcionando con una
frecuencia de reloj menor o igual a la dada por la
expresin anterior funcionar correctamente si:
Se emplean flip-flops activos en el mismo tipo de
flanco como elementos de memoria del sistema.
A todos los flip-flops les llega de manera simultnea la
seal de reloj del circuito.
No se activan, durante la operacin normal del
sistema, las entradas asncronas de los flip-flops.
No existe lgica combinacional realimentada.
Todas las entradas de los circuitos combinacionales,
incluso las externas al sistema, estn registradas.
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 Diseo sncrono de circuitos digitales
Distribucin del reloj
A todos los flip-flops del circuito debe llegarles de manera
simultnea los flancos de la seal de reloj.
Esto, en general, no es posible que se verifique de
manera estricta; el reloj llegar con cierto desfase a las
entradas de los flip-flops debido a las distintas longitudes
de las pistas y a las distintas cargas que soportan los
buffers del rbol de reloj.
El desfase en la llegada del reloj a los flip-flops de un
circuito se denomina skew del reloj.
Un circuito sncrono puede admitir un valor mximo de
skew en la seal de reloj.

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 Diseo sncrono de circuitos digitales
Distribucin del reloj

CT/2
CT/4
Reloj CT/8
CT/16
CT/16
CT/5
CT/5
Reloj CT/5
CT/5
CT/5
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 Diseo sncrono de circuitos digitales
El skew.
Modelo general:

D Q
L/C D Q

CLK CLK

Reloj
SKEW

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 Diseo sncrono de circuitos digitales
L/C
El skew.
Anlisis
SKEW
skew

tH

tpFF + tpLC

skew < tpFF min + tpLC min tHmin

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 Diseo sncrono de circuitos digitales
Reloj generado por Lgica Combinacional

Entrada Salida
D Q
Reloj
Combinacional CLK

glitch
Reloj

Entrada

Salida

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 Diseo sncrono de circuitos digitales
Reloj generado por Lgica Combinacional

Entrada Salida
D Q
Reloj
Combinacional CLK

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 Diseo sncrono de circuitos digitales
Habilitacin de reloj

0
D Q Salida
Entrada 1
Reloj
CLK
Combinacional
Mux

Reloj

Mux

Entrada

Salida

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 Diseo sncrono de circuitos digitales
Habilitacin de reloj

0
D D Q Q
1
CK
Clock Enable
CLK

D Q

CLK
CE

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 Diseo sncrono de circuitos digitales
Reloj generado por un flip-flop
Ent. Sncrona2
D Q
Reloj Ent. Sncrona1 Q Salida
CLK D Q D Q
CLK CLK

Reloj

Ent. Sncrona1

Q ! Violacin
de set-up
Ent. Sncrona2

Salida

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 Diseo sncrono de circuitos digitales
Reloj generado por un flip-flop
Ent. Sncrona2
D Q
Reloj Ent. Sncrona1 Q Salida
CLK D Q D Q
CLK CLK

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 Diseo sncrono de circuitos digitales
Habilitacin de reloj
Ent. Sncrona2
D Q
Reloj Ent. Sncrona1 Q Salida
CLK D Q D Q
CLK CLK
CE

Reloj

Ent. Sncrona1

Q El funcionamiento
es diferente
Ent. Sncrona2

Salida

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 Diseo sncrono de circuitos digitales
Reset funcional
Ent. Sncrona2

Ent. Sncrona1 Q2 Salida

D Q D Q D Q
CLK CLK CLK
Q1
Q
RST
Reloj

Reloj

Ent. Sncrona1
Q1

Ent. Sncrona2 ! Q2 cambia

Q2 ms tarde de tpFF
Salida

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 Diseo sncrono de circuitos digitales
Reset funcional
Ent. Sncrona2

Ent. Sncrona1 Q2 Salida

D Q D Q D Q
CLK CLK CLK
Q1
Q
RST
Reloj

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 Diseo sncrono de circuitos digitales
Reset funcional
Ent. Sncrona2

Ent. Sncrona1 Q2 Salida

D Q D Q D Q
CLK Q1 CLK CLK
Q

Reloj

Reloj

Ent. Sncrona1
Q1

Ent. Sncrona2
Q2
Salida

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 Diseo sncrono de circuitos digitales
Reset y Preset funcionales
Flip-flop D con Reset sncrono
Resetn Salida
Dato D Q
Reloj CLK

Flip-flop D con Preset sncrono

.

Preset Salida
. D Q
Dato
Reloj CLK

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 Diseo sncrono de circuitos digitales
Sincronizacin de entradas asncronas
A menudo existen entradas al circuito que son
asncronas respecto a su reloj y deben ser
sincronizadas antes de poder ser usadas en el mismo.
La sincronizacin consiste en registrar la entrada en un
flip-flop conectado al reloj del circuito. Durante esta
operacin puede ocurrir que se violen los tiempos de
set-up o de hold del flip-flop.
Como consecuencia, el flip-flop puede registrar o no el
evento de entrada o, lo que es peor, entrar en un estado
metaestable.

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 Diseo sncrono de circuitos digitales
Sincronizacin de entradas asncronas.
Metaestabilidad
Cuando se violan los tiempos de set-up o de hold de un
flip-flop, su salida puede pasar a un nivel intermedio; al
cabo de un tiempo indeterminado tomar aleatoriamente
el valor 0 1.
tSU tH
Reloj

Ent. Asncrona

Q
tpFF tmet

Aumento del tiempo de propagacin

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 Diseo sncrono de circuitos digitales
Sincronizacin de entradas asncronas.
Metaestabilidad
La metaestabilidad solo afecta a los flip-flops usados para
sincronizar entradas asncronas.
La probabilidad de que un flip-flop entre en estado
metaestable y el tiempo de permanencia en dicho estado
depende del proceso tecnolgico y de las condiciones
ambientales de funcionamiento.
Generalmente los flip-flops pasan rpidamente a un
estado estable.
Si la salida del flip-flop es muestreada en el estado
metaestable, se propagar un valor indefinido a la lgica
a la que est conectado.

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 Diseo sncrono de circuitos digitales
Sincronizacin de entradas asncronas.
Asncrona Sncrona
D Q D Q D Q
CLK CLK CLK

Reloj

Provee tiempo para que desaparezca la metaestabilidad

antes de usar la seal en el circuito.
Mayor tiempo de respuesta del sistema.

Reloj

Asncrona

Sncrona

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 Diseo sncrono de circuitos digitales
Sincronizacin de entradas asncronas.
Conformacin de pulsos
Pulsos mayores que un perodo de reloj

Asncrona
D Q D Q D Q
CLK CLK Sncrona
CLK
Q
Reloj

Reloj

Asncrona

Sncrona

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 Diseo sncrono de circuitos digitales
Sincronizacin de entradas asncronas.
Conformacin de pulsos
Pulsos menores que un perodo de reloj

Asncrona Sncrona
D Q D Q D Q
CLK CLK CLK

Reloj

Reloj

Asncrona

Sncrona

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 Diseo sncrono de circuitos digitales
Sincronizacin de entradas asncronas.
Conformacin de pulsos
Pulsos menores que un perodo de reloj

Vcc D Q D Q Sncrona
Asncrona CLK CLK
Q
RST

Reloj

Reloj

Asncrona

Sncrona

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 Diseo sncrono de circuitos digitales
Sincronizacin de entradas asncronas.
Eliminacin de espurios

Asncrona L/C
D Q D Q D Q
Sncrona
CLK CLK CLK
Preset
Reloj

Reloj

Asncrona

Sncrona

D3 = Q1Q3 + Q1Q2 + Q2Q3

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 Diseo sncrono de circuitos digitales
Conclusiones
Las normas de diseo sncrono son una buena gua para
la realizacin de diseos con un funcionamiento seguro.
En su aplicacin prctica es frecuente que se den casos
en los que resulta inevitable vulnerarlas: en el interfaz con
buses asncronos o con memorias asncronas, por
ejemplo, o en el de la sincronizacin de entradas
asncronas.
Cuando esto ocurra es aconsejable aislar los mdulos de
interfaz con sistemas asncronos y disear el resto del
sistema atenindose a las reglas enunciadas.

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 Diseo sncrono de circuitos digitales
Conclusiones
En el diseo de circuito es aconsejable utilizar flip-flops
tipo D, puesto que son los de funcionamiento ms simple
y facilitan la interpretacin del modo de operacin del
circuito.

Adems, con los flip-flops tipo D resulta muy sencilla la

incorporacin de entradas sncronas de reset, preset y
habilitacin de reloj.

Las entradas asncronas de los flip-flops slo deben

utilizarse, si se desea, para la inicializacin del circuito,
pero nunca durante la operacin normal del mismo.

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 Ejemplos
Controlador de Aforo
1
entra up/down n
Contador Q A T
alarma
sale A=B Q
B
rst_asinc

max n

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 Ejemplos
Controlador de Aforo (diseo sncrono)

up/down n
Contador Q A D
clk A=B CE Q alarma
CE B

sale sync

entra sync

max n

clk

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 Ejemplos
Multiplicador de frecuencia programable

N n N
m
N
m sal
div_prog Q div contador Q D Q M div_prog Q
clk res_asinc

ent

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 Ejemplos
Funcionamiento del Multiplicador de frecuencia
clk

div

ent
sal

f clk
f div =
N
Tent 1 f ent 1 f ent f clk
M= = = =
Tdiv 1 f div N f clk N f ent
f clk
f sal = = N f ent
M
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 Ejemplos
Multiplicador de frecuencia (diseo sncrono)

N n N EN
m
N
m sal
div_prog Q div contador Q D Q M div_prog Q
clk res_sinc CE

ent sync

clk

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 Ejemplos
Frecuencmetro

con m
contador n D con_reg E1
ent Q Q m
res_asinc E2 m BCD
m S
7seg
E3
m C
E4
generador de win
clk ventana

S1

2 S2
contador Q E
div :N Q S3

S4

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 Ejemplos
Funcionamiento del frecuencmetro

clk

win
ent

con 0 1 2 3 4 5 0 1 2 3 4 5 0

con_reg X 5 5

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 Ejemplos
Frecuencmetro (diseo sncrono)

ent sync CE m
n con D
contador Q Q con_reg E1
res_sinc clk m
CE E2 m BCD
m S
7seg
E3
m C
generador de win E4
clk ventana

S1

contador 2 S2
div :N Q CE Q E
S3

S4

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