Clulas Self-Timed de 2 fases

Simulacin

Alumno: Fernando Hermosillo Reynoso

Especialidad: Telecomunicaciones

Materia: Diseo Digital II

Profesora: Dra. Susana Ortega Cisneros

Tarea No. 4

Fecha: 20/02/2017
ndice
1 Resumen..................................................................................................................... 1
2 Introduccin............................................................................................................... 1
3 Contenido................................................................................................................... 1
4 Resultados.................................................................................................................. 3
4.1 Diagrama RTL.......................................................................................................3
4.2 Ocupacin, tiempos..............................................................................................4
4.3 Formas de onda (Model-Sim)................................................................................4
5 Conclusin.................................................................................................................. 6
6 Bibliografa................................................................................................................. 6

2
1 Resumen
En este documento se reporta la simulacin del bloque de control asncrono de dos fases,
entre un par transmisor - receptor, de clulas self-timed.
Se implementaron los siguientes mdulos en verilog:
1. Muller C o AND de eventos
2. Toggle.
3. OR de eventos.
4. Bloque de control asncrono de dos fases.
La simulacin fue realizada en el software Model-Sim.

2 Introduccin
En la actualidad la tecnologa de circuitos asncronos ha sido aplicada comercialmente en
pequeos subcircuitos como: contadores, interruptores-controladores, arbiters, FIFOs,
interfaces RS 232, UART, as como a algunos microprocesadores. Las tendencias
actuales en el diseo asncrono se centran principalmente en la tecnologa full custom y
semi-custom.
Los circuitos self-timed (ST) se basan en dos protocolos de sincronizacin: 2 y 4 fases.
Cada protocolo presenta una determinada figura de rea, velocidad, potencia, robustez
etc. Este artculo se centra en el protocolo de 4 fases. En este esquema se utilizan
bsicamente elementos flip-flops y clulas Muller-C para generar seales locales de reloj.
En un sistema ST la transferencia de datos es controlada por dos seales req (request) y
ack (acknowledge) de la forma habitual en cualquier sistema asncrono: el emisor pone
datos en el canal de comunicacin y luego activa req. Esta seal es utilizada por el
receptor para capturar dichos datos. A continuacin, ste ltimo activa ack, lo cual indica
al emisor que la transferencia ha finalizado correctamente. As, ste enva nuevos datos y
el proceso se repite de modo cclico.

3 Contenido
Tabla de verdad para el mdulo Muller C

Entradas
RST I1
0 0
0 0
0 1
0 1
1 0
Salidas
I2 C
0 0
1 0
0 0
1 1
0 0
 1 0 1 C k1
1 1 0 C k1
1 1 1 1

Tabla de verdad para el mdulo Toggle.

Entradas Salidas
RST I T1 T2
0 0
0 1
1 0
1 1
La OR de eventos es la operacin lgica XOR, por lo cual se us la misma operacin en
la implementacin.

Formas de onda esperadas, generadas por wavedrom.

Figura 1 Formas de onda para el mdulo Muller C

Figura 2 Formas de onda para el mdulo Toggle
4 Resultados
4.1 Diagrama RTL

Figura 3 Diagrama RTL general

Figura 4 Diagrama RTL de la Or de Eventos

Figura 5 Diagrama RTL del mdulo Muller C

 Figura 6 Diagrama RTL del mdulo Toggle

4.2 Ocupacin, tiempos

Loops 4
Latches 2
Fmax 412.47
LUTS 6

4.3 Formas de onda (Model-Sim)

Figura 7 Simulacin en Model-Sim del mdulo Muller C

 Figura 8 Simulacin en Model-Sim del mdulo Toggle

Figura 9 Simulacin en Model-Sim de dos clulas Self-Timed

5 Conclusin
La metodologa Self-Timed, ha permitido permite un reducido consumo de potencia, pose
inmunidad al skew del reloj.
El protocolo ST, requiere de dos seales de control para la adquisicin de los datos,
acknowledge y request.

6 Bibliografa
Ortega, S., & Boemo, E. (s.f.). Sincronizacin Self-Timed: Protocolo de 2 Fases.
Ortega, S., Raygoza, J., & Boemo, E. (s.f.). Sincronizacin Self-Timed: Protocolo de 4
Fases.
T.L., F. (2006). Fundamentos de sistemas digitales. Madrid: PEARSON.
Tocci, R. J. (2007). Digital Systems: Principles and Applications. New Jersey: Pearson.