MODULO 1 SUB III

Primera investigacin

Instrucciones: Investigacin escrita a mano en hojas

blancas con margen, ndice, introduccin, desarrollo,
conclusiones y bibliografas.
NOTA: Todas las hojas del desarrollo debern llevar
Nombre, Grupo y deben estar numeradas.
Investigar:

1.- Circuitos integradores de memoria

2.- Flip-Flop

3.-Tipos de Flip-Flop

4.- Caractersticas del Flip-Flop

5.-Tablas de verdad del Flip-Flop

*Simuladores de circuitos electrnicos.

1.-Osciladores de compuertas lgicas.

2.-Circuitos electrnicos secuenciales.

NOTA: Investigar que es una bandera en los circuitos Flip-

Flop
Libros de Referencia:

Electrnica Digital. Robert Donovant. Editorial CECSA

Fecha Limite de entrega: Martes 14 de

Marzo del 2017
Biestable

R1, R2 = 1 k
R3, R4 = 10 k

Un biestable (flip-flop en ingls), es un multivibrador capaz de permanecer en uno de dos

estados posibles durante un tiempo indefinido en ausencia de perturbaciones. 1 Esta
caracterstica es ampliamente utilizada en electrnica digital para memorizar informacin. El
paso de un estado a otro se realiza variando sus entradas. Dependiendo del tipo de dichas
entradas los biestables se dividen en:

Asncronos: solamente tienen entradas de control. El ms empleado es el biestable

RS.

Sncronos: adems de las entradas de control posee una entrada de sincronismo o de

reloj.

Si las entradas de control dependen de la de sincronismo se denominan sncronas y en caso

contrario asncronas. Por lo general, las entradas de control asncronas prevalecen sobre las
sncronas.

La entrada de sincronismo puede ser activada por nivel (alto o bajo) o por flanco (de subida o
de bajada). Dentro de los biestables sncronos activados por nivel estn los tipos RS y D, y
dentro de los activos por flancos los tipos JK, T y D.

Los biestables sncronos activos por flanco (flip-flop) se crearon para eliminar las deficiencias
de los latches (biestables asncronos o sincronizados por nivel).

Referencia https://es.wikipedia.org/wiki/Biestable
 Tipos de flip flop

Biestable RS[editar]
Descripcin

Cronograma del biestable RS.

Dispositivo de almacenamiento temporal de 2 estados (alto y bajo), cuyas entradas principales

permiten al ser activadas:

R: el borrado (reset en ingls), puesta a 0 nivel bajo de la salida.

S: el grabado (set en ingls), puesta a 1 nivel alto de la salida

Si no se activa ninguna de las entradas, el biestable permanece en el estado que posea tras
la ltima operacin de borrado o grabado. En ningn caso deberan activarse ambas entradas
a la vez, ya que esto provoca que las salidas directa (Q) y negada (Q') queden con el mismo
valor: a bajo, si el flip-flop est construido con puertas NOR, o a alto, si est construido con
puertas NAND. El problema de que ambas salidas queden al mismo estado est en que al
desactivar ambas entradas no se podr determinar el estado en el que quedara la salida. Por
eso, en las tablas de verdad, la activacin de ambas entradas se contempla como caso no
deseado (N. D.).

Biestable RS (Set Reset) asncrono[editar]

Slo posee las entradas R y S. Se compone internamente de dos puertas lgicas NAND o
NOR, segn se muestra en la siguiente figura:
Biestables RS con puertas NOR (a), NAND (c) y sus smbolos normalizados respectivos (b) y (d).

Tabla de verdad biestable RS

R S Q (NOR) Q (NAND)

0 0 q N. D.

0 1 1 0

1 0 0 1

1 1 N. D. q

N. D.= Estado no deseado q= Estado de memoria

Biestable RS (Set Reset) sncrono[editar]

Circuito Biestable RS sncrono a) y esquema normalizado b).

Adems de las entradas R y S, posee una entrada C de sincronismo cuya misin es la de

permitir o no el cambio de estado del biestable. En la siguiente figura se muestra un ejemplo
de un biestable sncrono a partir de una asncrona, junto con su esquema normalizado:
Su tabla de verdad es la siguiente:

Tabla de verdad biestable RS

 C R S Q (NOR)

0 X X q

1 0 0 q

1 0 1 1

1 1 0 0

1 1 1 N. D.

X=no importa

Biestable D (Data o Delay)[editar]

Smbolos normalizados: Biestables D a) activo por nivel alto y b) activo por flanco de subida.

El flip-flop D resulta muy til cuando se necesita almacenar un nico bit de datos (1 o 0). Si se
aade un inversor a un flip-flop S-R obtenemos un flip-flop D bsico. El funcionamiento de un
dispositivo activado por el flanco negativo es, por supuesto, idntico, excepto que el disparo
tiene lugar en el flanco de bajada del impulso del reloj. Recuerde que Q sigue a D en cada
flanco del impulso de reloj.
Para ello, el dispositivo de almacenamiento temporal es de dos estados (alto y bajo), cuya
salida adquiere el valor de la entrada D cuando se activa la entrada de sincronismo, C. En
funcin del modo de activacin de dicha entrada de sincronismo, existen dos tipos:

Activo por nivel (alto o bajo), tambin denominado registro o cerrojo (latch en ingls).

Activo por flanco (de subida o de bajada).

La ecuacin caracterstica del biestable D que describe su comportamiento es:
y su tabla de verdad:

D Q Qsiguiente

0 X 0

1 X 1

X=no importa
Esta bscula puede verse como una primitiva lnea de retardo o una retencin de orden
cero (zero order hold en ingls), ya que los datos que se introducen, se obtienen en la
salida un ciclo de reloj despus. Esta caracterstica es aprovechada para sintetizar
funciones de procesamiento digital de seales (DSP en ingls) mediante la transformada
Z.
Ejemplo: 74LS74

Biestable T (Toggle)[editar]

Smbolo normalizado: Biestable T activo por flanco de subida.

Dispositivo de almacenamiento temporal de 2 estados (alto y bajo). El biestable T cambia

de estado ("toggle" en ingls) cada vez que la entrada de sincronismo o de reloj se
dispara mientras la entrada T est a nivel alto. Si la entrada T est a nivel bajo, el
biestable retiene el nivel previo. Puede obtenerse al unir las entradas de control de
un biestable JK, unin que se corresponde a la entrada T. No estn disponibles
comercialmente.
La ecuacin caracterstica del biestable T que describe su comportamiento es:
y la tabla de verdad:

T Q Qsiguiente

0 0 0

0 1 1

1 0 1

1 1 0

Biestable JK[editar]
Es verstil y es uno de los tipos de flip-flop ms usados. Su funcionamiento es
idntico al del flip-flop S-R en las condiciones SET, RESET y de permanencia de
estado. La diferencia est en que el flip-flop J-K no tiene condiciones no vlidas como
ocurre en el S-R.
Este dispositivo de almacenamiento es temporal que se encuentra dos estados (alto y
bajo), cuyas entradas principales, J y K, a las que debe el nombre, permiten al ser
activadas:

J: El grabado (set en ingls), puesta a 1 nivel alto de la salida.

 K: El borrado (reset en ingls), puesta a 0 nivel bajo de la salida.
Si no se activa ninguna de las entradas, el biestable permanece en el estado que
posea tras la ltima operacin de borrado o grabado. A diferencia del biestable RS,
en el caso de activarse ambas entradas a la vez, la salida adquirir el estado contrario
al que tena.
La ecuacin caracterstica del biestable JK que describe su comportamiento es:
Y su tabla de verdad es:

J K Q Qsiguiente

0 0 0 0

0 0 1 1

0 1 X 0

1 0 X 1

1 1 0 1

1 1 1 0

X=no importa

Una forma ms compacta de la tabla de verdad es (Q representa el estado

siguiente de la salida en el prximo flanco de reloj y q el estado actual):

J K Q

0 0 q

0 1 0

1 0 1

1 1

El biestable se denomina as por Jack Kilby, el inventor de los circuitos

integrados en 1958, por lo cual se le concedi el Premio Nobel en fsica de 2000.

Biestable JK activo por flanco[editar]

Smbolos normalizados: Biestables JK activo a) por flanco de subida y b) por flanco de

bajada
Junto con las entradas J y K existe una entrada C de sincronismo o de reloj cuya
misin es la de permitir el cambio de estado del biestable cuando se produce
un flanco de subida o de bajada, segn sea su diseo. Su denominacin en ingls
es J-K Flip-Flop Edge-Triggered. De acuerdo con la tabla de verdad, cuando las
entradas J y K estn a nivel lgico 1, a cada flanco activo en la entrada de reloj, la
salida del biestable cambia de estado. A este modo de funcionamiento se le
denomina modo de basculacin (toggle en ingls).
Ejemplo: 74LS73

Biestable JK Maestro-Esclavo[editar]

Smbolos normalizados: Biestable JK Maestro-Esclavo a) activo por nivel alto y b)

activo por nivel bajo

Aunque an puede encontrarse en algunos equipos, este tipo de biestable,

denominado en ingls J-K Flip-Flop Master-Slave, ha quedado obsoleto ya que ha
sido reemplazado por el tipo anterior.
Su funcionamiento es similar al JK activo por flanco: en el nivel alto (o bajo) se
toman los valores de las entradas J y K y en el flanco de bajada (o de subida) se
refleja en la salida.
Otra forma de expresar la tabla de verdad del biestable JK es mediante la
denominada tabla de excitacin:

J K Q Qsiguiente

0 X 0 0

1 X 0 1

X 1 1 0

X 0 1 1

X=no importa

Siendo Q el estado presente y Qsiguiente el estado siguiente. La ecuacin

caracterstica del flip flop JK es: Qsiguiente=JQ+KQ la cual se obtiene de la tabla
caracterstica del flip flop.
 CARACTERISTICAS DEL FLIP FLOP

Caracteristicas
Los Flip-Flops con reloj eran disparados por pulsos. La realimentacin entre la
circuiteria combinacional y el elemento de memoria puede producir inestabilidad,
haciendo que el Flip-Flops cambie varias veces durante la duracin de un pulso de
reloj por lo que el intervalo de tiempo desde la aplicacin del pulso hasta que
ocurre la transicin de la salida es un factor critico que requiere un anlisis . Una
manera de resolver este problema es hacer que los Flip-Flops sean sensitivos a la
transicin del pulso mas que a la duracin. Hay dos maneras de hacerlo y que dan
origen a dos tipos de flip flops: los flip flops [maestro] esclavo y los flip flops
disparados por flanco.

REFERENCIA https://www.ecured.cu/Flip-flops#Caracteristicas

TABLAS DE VERDAD
DEL FLIP FLOP

(ESTAN EN LA SEGUNDA INVESTIGACION)

MISMA REFERENCIA DE LA 1
 LA INVESTGACION 2 TIENE LA MISMA REFERENCIA QUE LA 1

Oscilador con onda cuadrada con compuertas NOT

Utiliza dos inversores o compuertas NOT. Podramos fabricarlo como un generador

de seal rectangular pero comencemos con un generador de seal cuadrada.

Nota: T1=T2 T = 2,5 RC aprox. Rs = 2R

Fig.1 Oscilador de onda cuadrada

Veamos como funciona:

Al iniciar el funcionamiento VC1 = 0 la salida del inversor U2B est a nivel 1,

entonces su entrada esta a 0, y la entrada del inversor U1A a nivel 1. En esas
condiciones C1 se carga a travs de R1, y los inversores permanecen en ese
estado.
Cuando el capacitor alcanza su carga mxima la unin de los tres componentes
pasivos esta alta y, se produce la conmutacin del inversor U2B. Su entrada pasa
a 1, su salida a 0 igual que la entrada del inversor U1A que pasa a 0, se
invierte la polaridad del capacitor y este se descarga, mientras tanto los inversores
permanecen sin cambio, una vez descargado, la entrada del inversor U1A pasa
nuevamente a 0, y comienza un nuevo ciclo.

Este oscilador es simtrico ya que el tiempo que dura el nivel alto es igual al que
permanece en nivel bajo, este tiempo esta dado por T = 2,5.R.C con

T expresado en segundos cuando R est expresando en Ohms y

C en Faradios. Nota: el tiempo T es solo aproximado. En efecto la simulacin nos

indica un periodo de 220 mS y el calculo da T = 2,5.10K.10uF = 250 mS aunque hay
que recordar que la simulacin tampoco es exacta.

El capacitor C2 evita que el circuito funcione en un modo de muy alta frecuencia.

El mismo circuito se puede fabricar con otras compuertas; por ejemplo:

Oscilador simtrico con compuertas NAND

Una NAND con sus entradas unidas se comporta como un inversor.

Fig.2 Oscilador de onda cuadrada con compuertas NAND

Oscilador simtrico con compuertas NOR

Fig.3 Oscilador de onda cuadrada con compuertas NOR

Como se puede observar todo se basa en el primero circuito que vimos; y hay mas
combinaciones en donde se pueden usar compuertas mezcladas. Por ejemplo una
NAND y un inversor; una NOR y un inversor etc.

Tambin se puede fabricar un oscilador de frecuencia variable Colocando un

potencimetro doble (estereofnico) en lugar de R1 y R2.

Fig.4 Oscilador de frecuencia variable

REFERENCIA : http://electronicacompleta.com/lecciones/fabricacion-de-
dispositivos-con-compuertas-logicas/

(INVESTIGAR QUE ES UN OSCILADOR)

 CIRCUITOS SECUENCIALES
circuitos secuenciales asncronos los cambios de estados ocurren al ritmo natural asociado
a las compuertas lgicas utilizadas en su implementacin, lo que produce retardos en
cascadas entre los biestables del circuito, es decir no utilizan elementos especiales de
memoria, lo que puede ocasionar algunos problemas de funcionamiento, ya que estos
retardos naturales no estn bajo el control del diseador y adems no son idnticos en cada
compuerta lgica.
Los circuitos secuenciales sncronos slo permiten un cambio de estado en los instantes
marcados o autorizados por una seal de sincronismo de tipo oscilatorio denominada reloj
(cristal o circuito capaz de producir una serie de pulsos regulares en el tiempo), lo que
soluciona los problemas que tienen los circuitos asncronos originados por cambios de estado
no uniformes dentro del sistema o circuito.
A continuacin se indican los principales sistemas secuenciales que pueden encontrarse en
forma de circuito integrado o como estructuras en sistemas programados:

Contador

Registros

En todo sistema secuencial nos encontraremos con:

a) Un conjunto finito, n, de variables de entrada (X1, X2,..., Xn).
b) Un conjunto finito, m, de estados internos, de aqu que los estados secuenciales
tambin sean denominados autmatas finitos. Estos estados proporcionarn m
variables internas (Y1,Y2,..., Ym).
c) Un conjunto finito, p, de funciones de salida (Z1, Z2,..., Zp).
Dependiendo de como se obtengan las funciones de salida, Z, los sistemas
secuenciales pueden tener dos estructuras como las que se observan en la
siguiente figura, denominadas: a) Mquina de Moore y b) Mquina de Mealy.

Estructuras de bloque de un autmata de Moore, a), y un autmata de Mealy, b)

 REFERENCIA:
https://es.wikipedia.org/wiki/Sistema_secuencial