UNIVERSIDAD NACIONAL

MAYOR DE SAN MARCOS

FACULTAD DE INGENIERA
ELECTRNICA Y ELCTRICA

CURSO : Microelectronica
PROFESOR : DR. ING. RUBEN ALARCON M.
ALUMNO : LEON RAMOS CESAR
CDIGO : 12190017

Ciudad Universitaria, 13 de Septiembre del 2016

 INFORME FINAL

Resolver las preguntas planteadas (1-4) y que sern presentadas en el

Informe Final.
1. Presentar en el laboratorio el LAYOUT realizado del inversor
(inv.msk). Considerar para el layout el esquema de la Fig. A y la Fig. B
del diagrama de barras (STICK). Tratar de conseguir un layout de
dimensiones mnimas.

Layout del inversor CMOS de dimensiones mnimas

LAYOUT DEL INVERSOR CMOS

CORTE 2D
VISTA 3D
2. PARA EL LAYOUT DEL INVERSOR:
HALLAR LA FRECUENCIA MAXIMA DE OPERCAION
EL AREA OCUPADA DEL LAYOUT

1
=
1
=
13
= 76.9
AREA DEL LAYOUT : 37x69=2553 2=39.890(m)2
3. Para el LAYOUT del inversor extraer la descripcin CIR (Spice) y la
descripcin CIF (CaltechIntermediateForm) del inversor. En cada caso,
establecer las reglas principales de sintaxis y describir sus
contenidos. Buscar en Internet la informacin necesaria.

a. En base al archivo (*.cir) y sobre la visita del layout del inversor,

mediante lneas punteadas, indique los valores de las dimensiones de
L, W, identifique las capacidades parsitas y sus valores respectivos.

CIRCUIT C:\Users\Cesar Miguel\Desktop\INFORME FINAL 1 -

MICROELECTRONICA\INVERSOR.MSK
*
* IC Technology: ST 0.25m - 6 Metal
*
VDD 1 0 DC 2.50
VIN 6 0 PULSE(0.00 2.50 1.00N 0.05N 0.05N 1.00N 2.10N)
*
* List of nodes
* "OUT" corresponds to n3
* "IN" corresponds to n6
*
* MOS devices
MN1 3 6 0 0 TN W= 0.50U L= 0.25U
MP1 1 6 3 1 TP W= 0.50U L= 0.25U
*
C2 1 0 3.049fF
C3 3 0 1.596fF
C4 1 0 0.667fF
C6 6 0 0.200fF
*
* n-MOS Model 3 :
*
.MODEL TN NMOS LEVEL=3 VTO=0.45 KP=300.000E-6
+LD =0.020U THETA=0.300 GAMMA=0.400
+PHI=0.200 KAPPA=0.010 VMAX=130.00K
+CGSO= 0.0p CGDO= 0.0p
*
* p-MOS Model 3:
*
.MODEL TP PMOS LEVEL=3 VTO=-0.45 KP=120.000E-6
+LD =0.020U THETA=0.300 GAMMA=0.400
+PHI=0.200 KAPPA=0.010 VMAX=100.00K
+CGSO= 0.0p CGDO= 0.0p
*
* Transient analysis
*
.TEMP 27.0
.TRAN 0.80PS 20.00N
.PROBE
.END
 b. En base al archivo (*.cif) y sobre la visita del layout del inversor,
mediante lneas punteadas, identifique los valores de las coordenadas
que definen las capas de polisilicio, difusiones, contactos y metal.

Los archivos CIF (CaltechIntermediateForm) nos dan la informacin

sobre los componentes del diseo que grficamente se realizan,
teniendo como base a figuras geomtricas como polgonos y lneas, de
los cuales se definen las coordenadas de cada uno de sus vrtices.
Las reglas establecen que:
La lnea que contiene DS muestra si hay una escala a tener en
cuenta, esto permite procesar dimensiones inferiores a las
micras.
Siempre que se haya especificado muestra el tpocell.
Los polgonos (P) deben tener al menos tres puntos. Un polgono
cualquiera de ms puntos es aceptado.
Las lneas (L) deben tener al menos un punto.
Pueden introducirse comentarios, pero son ignorados.
La letra final E indica el final del archivo.

( File : "C:\Users\Cesar Miguel\Desktop\INFORME FINAL 1 -

MICROELECTRONICA\INVERSOR.CIF")
( Conversion from Microwind 2b - 17.01.2000 to CIF)
( Version 13/09/2016,12:39:14 a.m.)

DS 1 1 1;
9 topcell;
L 1;
P 2250,3000 6250,3000 6250,6500 2250,6500;
L 19;
P 4975,3975 5275,3975 5275,4275 4975,4275;
P 2475,3225 2775,3225 2775,3525 2475,3525;
P 8850,3850 9150,3850 9150,4150 8850,4150;
P 3725,3975 4025,3975 4025,4275 3725,4275;
P 10100,3850 10400,3850 10400,4150 10100,4150;
L 13;
P 4375,2375 9750,2375 9750,2625 4375,2625;
P 7375,1875 7750,1875 7750,2375 7375,2375;
P 9500,2625 9750,2625 9750,4500 9500,4500;
P 4375,2625 4625,2625 4625,4625 4375,4625;
L 23;
P 8750,3625 9375,3625 9375,4375 8750,4375;
P 4750,3750 5500,3750 5500,5000 4750,5000;
P 8625,3625 8750,3625 8750,3750 8625,3750;
P 3500,3750 4250,3750 4250,6125 3500,6125;
P 9875,3625 10625,3625 10625,6250 9875,6250;
P 2250,3000 3000,3000 3000,3750 2250,3750;
P 5500,3750 8750,3750 8750,4500 5500,4500;
P 7125,4500 7875,4500 7875,5000 7125,5000;
L 2;
P 9750,3625 10625,3625 10625,4125 9750,4125;
P 8625,4125 9375,4125 9375,4375 8625,4375;
P 8625,3625 9500,3625 9500,4125 8625,4125;
P 2250,3000 3000,3000 3000,3750 2250,3750;
P 9500,3625 9750,3625 9750,4125 9500,4125;
P 9875,4125 10625,4125 10625,4375 9875,4375;
P 4750,4250 5500,4250 5500,4500 4750,4500;
P 4625,3750 5500,3750 5500,4250 4625,4250;
P 3500,4250 4250,4250 4250,4500 3500,4500;
P 3500,3750 4375,3750 4375,4250 3500,4250;
P 4375,3750 4625,3750 4625,4250 4375,4250;
L 16;
P 9500,3375 10875,3375 10875,4375 9500,4375;
P 8375,3875 9625,3875 9625,4625 8375,4625;
P 8375,3375 9750,3375 9750,4375 8375,4375;
P 2000,2750 3250,2750 3250,4000 2000,4000;
P 9250,3375 10000,3375 10000,4375 9250,4375;
P 9625,3875 10875,3875 10875,4625 9625,4625;
L 17;
P 4500,4000 5750,4000 5750,4750 4500,4750;
P 4375,3500 5750,3500 5750,4500 4375,4500;
P 3250,4000 4500,4000 4500,4750 3250,4750;
P 3250,3500 4625,3500 4625,4500 3250,4500;
P 4125,3500 4875,3500 4875,4500 4125,4500;
L 60;
94 Vdd 3875,5750;
94 Vss 10250,5875;
94 Vdd 2750,3375;
94 IN 7500,2000;
94 OUT 7500,4750;
DF;
C 1;
E
CONTACTOS
P 4975,3975 5275,3975 5275,4275 4975,4275;
P 2475,3225 2775,3225 2775,3525 2475,3525;
P 8850,3850 9150,3850 9150,4150 8850,4150;
P 3725,3975 4025,3975 4025,4275 3725,4275;
P 10100,3850 10400,3850 10400,4150 10100,4150;

POLICILICIO
P 4375,2375 9750,2375 9750,2625 4375,2625;
P 7375,1875 7750,1875 7750,2375 7375,2375;
P 9500,2625 9750,2625 9750,4500 9500,4500;
P 4375,2625 4625,2625 4625,4625 4375,4625;

4. Presentar el laboratorio el LAYAUT de la puerta NAND. Considerar

para el layaut el esquema de la Fig. C, hacer su diagrama de barras
(STICK). Tratar de conseguir un layaut de dimensiones minimas.
Mostrar y describir las vistas de corte 2D y 3D
DIAGRAMA DE BARRAS STICK (NAND)

CORTE 3D
CORTE 2D

SIMULACION
 5. Para circuitos digitales CMOS mostrados en las Figuras 1, 2, 3. Analizar y
determinar la funcin lgica de salida de los circuitos. Presentar el
LAYOUT (manual) como mnimo de DOS de ellos y corroborar su funcin
lgica mediante simulacin.

Para la figura 1.
Para hallar su funcin se proceder a hacer una tabla de estados con las tres entradas S,
In1, In2 y la salida F.

Su ecuacin la cual se halla por Karnaugh es:

= 1 + 2
AREA DEL LAYOUT : 74x72=5328 2=83.25(m)2

1
=
22
= 45.45