c

c

ccc cccc c
c c c c ccccccccc cccccccccc
c c  ccc c

c
c

c
c
c

cc
c


c c

c c c cc

cccccccccccccccccc cccc c

c

c
c

ccccccc c

c

c c c c Para la medición de la tensión R3 para cada

uno de los controles CI 1-CI7, se expresa en la siguiente tabla:

Controles Tensión en R3
CI1 -0.28
CI2 -0.28
CI3 -0.28
CI4 -0.28
CI5 -0.28
CI6 -0.28
CI7 -0.28
c

ccccccccccccc c

 Nota: la tensión en R3 esta levemente retrasada con respecto al reloj de
80 kHz. Esto se debe al circuito de retardo en la entrada CL del registro de
desplazamiento.

c
c
c 3.2 V
c 4,6V
c 3,2V
c 3,2V
c 4,4V
 c 4,6V

c 4,6V
c

Salida del ciclo binario

salida
6.

6.8
 c

ANALISIS DE RESULTADOS

c

c cŒ señ l n lógic de entr d es muestre d por el S mple & Hold y

luego plic d un conversor A/D, que re liz un codific ción 4 ó 12 bits,
seleccion ble medi nte un puente. El m rgen dinámico del conversor v desde ± 5 V
(todos los leds ³0´) h st + 5 V (todos los leds ³1´). Œ s lid p r lelo del A/D es
tr nsform d en serie por l p rej de registr dores de despl z miento que form n el
conversor p r lelo serie. Œos 12 leds conect dos l s 12 líne s de s lid del conversor
Práctic 2: Modul ción PCM Pág : 45
A/D señ liz n el est do lto o b jo de c d líne . Œ conversión 4 bits se re liz
consider ndo sólo los cu tro bits más signific tivos de l conversión 12 bits y
poniendo 0 los otros ocho. En el decodific dor l señ l PCM entr nte es convertid
en form to p r lelo por l p rej de registr dores de despl z miento y luego plic d
l conversor D/A y un filtro p so b jo de frecuenci de corte 3,4 kHz.
[ cŒ señ l PCM s liente del Codec (codific dor+decodific dor PCM con
cu ntific ción no uniforme) es filtr d por el filtro tr nsmisor y envi d l receptor
tr vés de l líne de tr nsmisión rtifici l.
[ m

: Πs lid de l et p substr ctor es muestre d por el S mple & Hold y
envi d l conversor A/D de 8 bits (sin emb rgo, del conversor se utiliz n sólo los 6
bits más signific tivos, re liz ndo de est m ner l codific ción 6 bits). Œ s lid
p r lelo del A/D es tr nsform d en serie por el conversor p r lelo/serie sucesivo y
los bits obtenidos de est m ner se tr nsmiten. En l c den de re liment ción, l
predicción de l señ l de entr d se obtiene de l siguiente form : el conversor D/A
reconvierte l señ l diferenci de digit l n lógic , l señ l diferenci es muestre d
y l s muestr s son integr d s, el result do de l integr ción es envi do l substr ctor.
El decodific dor p s l señ l DPCM entr nte tr vés de un mplific dor y un
circuito de trigger, luego se plic l conversor serie/p r lelo, cuy p l br digit l de
s lid es convertid en un v lor n lógico por el conversor sucesivo. Œ s lid del
conversor es muestre d y luego l s muestr s son integr d s.
[ ‰c

Se b s como l nterior en el teorem de muestreo: " Si un señ l f(t) se muestre

interv los regul res de tiempo con un frecuenci m yor que el doble de l frecuenci
signific tiv más lt de l señ l, entonces l s muestr s sí obtenid s contienen tod l
inform ción de l señ l origin l. Œ función f(t) se puede reconstruir p rtir de est s
muestr s medi nte l utiliz ción de un filtro p so - b jo". Es decir, se debe muestre r l
señ l origin l con el doble de frecuenci que ell , y con los v lores obtenidos,
norm lizándolos un número de bits d do (por ejemplo, con 8 bits h brí que distinguir
entre 256 posibles v lores de mplitud de l señ l origin l cu ntific r) se h podido
codific r dich señ l.

En el receptor, este proceso se invierte, pero por supuesto se h perdido lgo de

inform ción l codific r, por lo que l señ l obtenid no es ex ct mente igu l que l
origin l (se le h introducido ruido de cu ntiz ción). H y técnic s no line les en l s que
es posible reducir el ruido de cu ntiz ción muestre ndo interv los no siempre igu les.

c

c En est práctic se estudi n l s c r cterístic s de mplific ción de un

mplific dor BJT en configur ción emisor común y emisor seguidor. Se
determin el ncho de b nd de mplific ción y se plic el principio de
máxim tr nsferenci de potenci , con el fin de medir l s imped nci s de
entr d y de s lid del mplific dor.

Un mplific dor de este tipo puede result r, p r determin d s funciones, con muy poco
poder mplific dor. Aún cu ndo un sólo tr nsistor puede muy bien lc nz r un f ctor de
mpl ción de 100 (lo que signific h cer cien vecesmás gr nde l señ l recibid ) h y
que tener en cuent que se tr b j h bitu lmente con señ les t n débiles, que est
mplific ción puede result r del todo insuficiente. Por ello se utiliz n mplific dores de
dos o más et p s que ument n l cu dr do el v lor de l primer mplific ción. Así, si
coloc mos un mont je como el mostr do en l im gen unido otro semej nte podremos
obtener 100 x 100 = 10.000 veces l señ l de s lid superior l entr d , y podrí mos
obtener tod ví mucho más b se de cudir un tercer et p , etc.

c

c
 c

c÷
÷  

 c cc  c !c"c#$c
  "  c% c  cc&c cc c "c ccc c%c%  $c"c
% c ccc" cc'%c  c c c cc"c  c  (
%  
c

n registro es un grupo de celdas de almacenamiento binario adecuadas para

mantener información binaria. Un grupo de flip -flop constituye un registro, ya que cada
flip-flop es una celda binaria capaz de almacenar un bit de información. Un r egistro de
n-bit tiene un grupo de n flip -flop y es capaz de almacenar cualquier información
binaria que contenga n bits. Además de los flip -flop, un registro puede tener
compuertas combinacionales que realicen ciertas tareas de procesamiento de datos.
En su definición mas amplia, un registro consta de un grupo de flip -flop y compuertas
que efectúan una transición. Los flip -flop mantienen la información binaria y las
compuertas controlan cuando y como se transfiere información nueva al registro.

6.5

c
el principio de ³escalera R-2R´, cuya configuración básica
se muestra en la figura 1.
Para este convertidor digital ± analógico se emplea
un arreglo de resistencias (figura 2), cuya operación se
basa en ³ponderar´ el valor de la corriente que se genera
a partir de la señal del voltaje de referencia (Vref), el
cual a su vez fija el rango de operación del convertidor,
esto es, se delimitan tanto el valor mínimo como el valor
máximo de operación.
De acuerdo a la ubicación
que guarde la resistencia en
cuestión, será la magnitud de
corriente que circule por ésta,
tal como se ilustra en la figura
siguiente.
Las corrientes que son
generadas a partir del Vref y
cruzan por el arreglo de resistores
se suman cuando llegan
a un nodo común, cabe
hacer la mención de que sólo
serán válidas aquellas corrientes
que llegan al nodo,
esto es posible ya que se
cuenta con una serie de

interruptores,
siendo éstos los que generan los estados lógicos
digitales (0 lógico y/o 1 lógico). Si el interruptor se
encuentra conectado hacia la posición de gnd estaremos
hablando de un 0 lógico, mientras que si el interruptor
se encuentra ubicado hacia la posición del nodo el estado
lógico correspondiente será un 1 lógico.
De acuerdo a la magnitud de cada una de las corrientes
se tiene lo fórmula mostrada en la tabla 1.
Prácticamente la suma total de las corrientes al estar
en función del interruptor correspondiente, dará como
resultado la corriente total entregada por la fuente
de voltaje Vref, y cada una de las corrientes genera el
peso específico del bit de que se trate.
El bit más significativo (BMS) está representado
por el interruptor y resistencia más cercano al Vref,
mientras que el bit menos significativo (bms) está constituido
por los elementos más lejanos al Vref. Como paso
final para convertir el valor digital (caracterizado por
los interruptores) a su correspondiente valor analógicoc