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PRCTICA No. 1
USO BASICO DEL IDE GALAXY
GRUPO: ______________
EQUIPO: ______________
PROFESOR: _____________________________________________________
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I OBJETIVO GENERAL:
II OBJETIVOS ESPECFICOS:
IV DESARROLLO
1.- Escribir las funciones de salida para cada una de las compuertas lgicas.
2.- Dibujar el circuito resultante.
3.- Describir el circuito empleando un HDL (Hardware Description Language), de acuerdo
a sus tablas de verdad.
4.- Crear un proyecto en el IDE de Galaxy y simular su comportamiento.
En el laboratorio:
-2-
Entrada Salida
a b Sal1
0 0 0
0 1 0
1 0 0
1 1 1
Compuerta AND
Entrada Salida
c d Sal2
0 0 0
0 1 1
1 0 1
1 1 1
Compuerta OR
Entrada Salida
e f Sal3
0 0 0
0 1 1
1 0 1
1 1 0
Compuerta XOR
Entrada Salida
g Sal4
0 1
1 0
Compuerta Not
Una vez que el software esta instalado en el computador y listo para ser utilizado, los
pasos a seguir para trabajar con Galaxy son los descritos a continuacin:
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-- Compuertas lgicas
ENTITY compuertas IS
PORT (a, b, c, d, e, f, g : IN bit;
sal1, sal2, sal3,sal4: OUT bit);
END compuertas;
4. Una vez salvado el archivo se crea un proyecto, incluyendo dicho archivo. Esto se
hace de la siguiente manera:
New
a) File Project [Target-Device]. Esto abre una ventana, como se
muestra en la figura 1. En Browse se introduce la ruta donde se salvar el
proyecto, en este caso con el mismo nombre (compuertas). Adems, se
selecciona el lenguaje que se va a utilizar (VHDL o Verilog), que en este caso
es VHDL.
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c) Finalmente, aparece una nueva ventana que pregunta si se desea salvar el
proyecto, dando en <si>.
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6. Ya con esto, se compila el archivo en: Compile Selected File(s) y se ejecuta
dicho proceso. En la parte inferior de la ventana se despliega la informacin del
resultado de la compilacin. En caso de que la compilacin no fuese satisfactoria
es posible saber en donde estn los errores o advertencias. Para tener acceso a
dicha informacin es necesario cambiar a la pestaa que dice: Errors & Warnings
de la ventana inferior.
7. Para corroborar el funcionamiento correcto del programa es posible realizar la
SIMULACION FUNCIONAL del mismo. Para esto, se va a: Tool Active-HDL
Sim, abrindose una nueva ventana.
8. En esta nueva ventana se abre el archivo compuertas.vhd, esto mediante:
Open VHDL y se selecciona el archivo localizado en la carpeta vhd, creada
File
por el proyecto. Se da <Abrir>. Al hacer eso se compila el programa apareciendo
comentarios en la consola, de la ventana de simulacin, como se muestra en la
figura 4.
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Figura 5. Ventana que muestra las seales a monitorear en la simulacin.
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Figura 7. Ventana de simulacin para asignar los estmulos a las entradas.
14. Para observar la simulacin, con dicho estimulo asignados, es necesario ejecutar
dicha opcin. Esto se hace en: Simulation Run for o F5. Al hacer esto se
muestran primeros valores de entrada asignados y se generan los valores de las
salidas (sal1, sal2, sal3 y sal4), como se aprecia en la figura 9.
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Figura 9. Ejecucin de la simulacin de los primeros vectores de prueba.
15. Se pueden hacer todas las posibles combinaciones de entrada, para observar si el
circuito funciona correctamente. De esta manera se obtiene la figura 10.
16. Una vez que se haya revisado el correcto funcionamiento, en simulacin, del
sistema diseado es necesario saber en que terminales se encuentra cada seal
de entrada/salida. El archivo para su conexionado, es el reporte de salida Output
Files, de la ventana izquierda del proyecto, en donde se tiene el archivo
compuertas.vhd. Para tener acceso al archivo de reporte se tiene que cambiar de
pestaa, localizada en la parte inferior de la misma ventana, como se muestra en
la figura 11. Dando doble clic en el archivo compuertas.rpt se puede observar su
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contenido, el cual indica las terminales asignadas a cada archivo y el uso del
dispositivo, como muestra en el cuadro 2 y adicionalmente se encuentra la
informacin de las terminales asignadas a cada seal de nuestro proyecto, como
se muestra en el cuadro 3.
Cuadro 2. Informacin de los trminos productos que posee mximos (Max) y los
utilizados (Used) por el dispositivo, para esta aplicacin.
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Information: Checking for duplicate NODE logic.
None.
C22V10
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g =| 1| |24|* not used
f =| 2| |23|= sal4
e =| 3| |22|= sal1
d =| 4| |21|* not used
c =| 5| |20|* not used
b =| 6| |19|* not used
a =| 7| |18|* not used
not used *| 8| |17|* not used
not used *| 9| |16|* not used
not used *|10| |15|= sal2
not used *|11| |14|= sal3
not used *|12| |13|* not used
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V OBSERVACIONES Y CONCLUSIONES
(Son individuales)
VI BIBLIOGRAFA
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