MICROELECTRNICA

LABORATORIO N 2
1) Disear un sumador completo de 1 BIT usando solamente PUERTAS DE PASO
(Use dos transistores en paralelo, tipo N y tipo P).
(Entradas: A, B, C Salidas: SUMA y ACARREO)

2) Disear la funcin dada usando el estilo CMOS esttico:

Y= (a+bc) d
3) Disear la funcin dada usando el estilo CMOS esttico:

Y = (A+B) (A+CE)
4) Disear la funcin dada usando el estilo CMOS dinmico. Use el DT (*) dado.
_____________
F( X1 , X2 , X3 , X4 ) = X1 X2 + X3 X4

5) Disear F, usando el estilo DCVSL DINMICO. Use el DT (*) dado.

F( X1 , X2 ) = X1 xor X2

6) Disear en cascada la funcin G mediante la funcin F, usando el estilo DINMICO

CMOS DOMIN. Use el DT (*) dado.

G( X1 , X2 , X3 ) = F xor X3 F( X1 , X2 ) = X1 xor X2

7)
En los circuitos mostrados,
las dimensiones W/L se
dan en micras.
Mediante su curva de
transferencia, determinar
los parmetros y explicar
su significado:
VIH , VIL , VT
VOH , VOL , VM
para cada circuito dado.

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8) Compruebe la obtencin del layout mostrado mediante los grafos de Euler.

Dado su diagrama de STICK

simplificado CMOS esttico,
interprete dicho diagrama,
dibuje el circuito
esquemtico de transistores y
obtenga la funcin lgica de
salida. Verifique mediante su
tabla de funcionamiento.

DT(*): Para los diseos que se piden de tipo lgica dinmica, use un Diagrama de
Tiempos similar al mostrado:
-La frecuencia de operacin esta dada por . Simular a la ms alta frecuencia posible.
- Para la seal considerar iguales tiempos de precarga/evaluacin.
-Simular considerando las reglas, dadas en clases, para evitar glitches en las salidas.
-En la simulacin es suficiente verificar con 03 combinaciones de las entradas.
-Usar la opcin PULSE para generar las formas de onda de las entradas con respecto a
la seal . Como se muestra las entradas cambian cuando = 0, no en los flancos.

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PREGUNTAS OBLIGATORIAS

9) En el circuito de la figura y la tabla se define una lgica ternaria (tres niveles de

voltaje): GND (DATA0), Vdd/2 (NULL), Vdd (DATA1).

El voltaje ternario en la entrada (in), es codificada en DOS bits mediante los circuitos
Detec0 y Detec1. A partir del cual se puede implementar puertas lgicas que tendrn
DOS salidas representando el equivalente en lgica ternaria dada en la tabla.

Analizar el funcionamiento de los circuitos y disear la implementacin en lgica

ternaria de una puerta XOR de 02 entradas ternarias (Ain y Bin) y la salida codificada
en DOS lneas (F0 y F1). Buscar en Internet la tabla de verdad para lgica ternaria.

Hacer el layout correspondiente en la tecnologa de L=0.25 micras, considerar para los

transistores MOS con las dimensiones W/L adecuadas (no mnimas necesariamente).
Verificar su funcionamiento mediante la simulacin. Vdd puede ser 5V o 2.5V.

10)
El circuito de la figura es un
multiplicador de frecuencia. Si a la
entrada se tiene una seal reloj de
frecuencia f, la salida ser 2f.
En la lnea de retraso de inversores,
incrementar las dimensiones W/L de
los transistores para usar menos de
CINCO inversores en total.
Se pide disear el circuito, hacer el
LAYOUT y verificar la simulacin.

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INFORME PREVIO: (6 puntos). Mximo 20 hojas en formato Word.
Escoger las 04 preguntas pares las 04 preguntas impares y resolver dichas preguntas.
Hacer el diseo de las preguntas obligatorias.

INFORME FINAL: (12 puntos + 2 por presentacin). Mximo 10 hojas impreso.

Realizar los LAYOUT de las preguntas obligatorias.
Realizar el LAYOUT respectivo de las preguntas de las resueltas en el informe previo.
Como mnimo 03 preguntas. Seguir las siguientes indicaciones:

- Se revisara en Laboratorio cada layout y con el informe final impreso.

- Cada LAYOUT se debe realizar de manera manual (full custom).
- Para cada layout, hallar la mxima frecuencia de operacin.
- La simulacin funcional debe hacerse a igual o menor que la frecuencia MITAD
de la frecuencia MXIMA (que es la inversa del retraso mximo).
- Tratar de tener iguales tiempos de subida y bajada para las seales de salida.
- Usar CMOS 0.25 micras CMOS 0.12 micras. Fuente de tensin: 5V 2.5V.
- Tratar de tener un rea total mnima y con transistores de dimensiones mnimas.
- Para facilitar el layout, se puede asumir que en las ENTRADAS ya se disponen
de las variables negadas y no negadas.
- Para los circuitos en lgica dinmica, leer las indicaciones (*).

IMPORTANTE:

Duracin: Dos semanas. La primera semana se revisa un avance del 50%.

Los Informes deben enviarse por e-mail el da anterior para proceder a su revisin en
Laboratorio.
Enviar simultneamente por e-mail (ralarconm@unmsm.edu.pe ramatutti@gmail.com)
el Informe Previo y los archivos MSK.
Poner en ASUNTO: MICROELECTRONICA.
Se verificar en laboratorio los layouts, es obligatoria la presencia del alumno.
Prohibido copiar los layouts.
Entregar el informe final impreso al INICIO DE CLASE.