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UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS

Facultad de Ingeniera Electrnica y Elctrica


E.A.P. Ingeniera Electrnica

Laboratorio de Circuitos Digitales I


Informe Previo N 4

TEMA: Circuito Sumador, Circuito comparador, Circuito generador de paridad con CI-MSI.

CURSO: Circuitos Digitales I

ALUMNO: Cuba Miranda, Lucero Milagros.

CDIGO: 15190005

PROFESOR: Ing. Casimiro Pariasca, scar

2017-1
UNMSM FIEE LAB. DE CIRCUITOS DIGITALES I

INFORME PREVIO N 4

1. Presentar los diagramas esquemticos y las tablas de verdad de los C.I. M.S.I. concernientes a
esta prctica (74LS83, 74LS85, 74LS86)

SUMADOR BINARIO 74LS83

El circuito integrado 7483 implementa un sumador binario completo de 2 nmeros de 4


bits. Su configuracin es la que se muestra en la figura 1.

CARACTERSTICAS:
Sumador de dos nmeros binarios de 4 bits c/u
Carry rpido: 10 ns tpico
Genera seal de carry cuando la suma excede 15
Se pueden configurar varias unidades en cascada para sumar nmeros de mayor
cantidad de bits
Puede operar con lgica positiva o negativa
Tecnologa: TTL Low Schottky (LS)
Voltaje de alimentacin: 4.75 V a 5.25 V
Encapsulado: PDIP 16 pines

DIAGRAMA DE TERMINALES:

Donde:
A3-A0 y B3-B0 son los dos nmeros a sumar. Siendo
A3 y B3 los bits ms significativos, mientras que A0 y
B0 son los menos significativos.
C0 es el acarreo de entrada.
S3-S0 son las salidas del circuito.
C4 es el acarreo de salida.
En conjunto, C4:S3:S2:S1:S0 forman el resultado de la
operacin.

Figura 1. Terminales del circuito integrado 7483

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TABLA DE VERDAD:

DIAGRAMA ESQUEMTICO:

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COMPARADOR 74LS85

Comparador de magnitud de 2 nmeros de hasta 4 bits en cdigo binario BCD directo (8-
4-2-1). Indica A>B, A=B y A<B

CARACTERSTICAS:
Comparador de magnitud de 2 nmeros de hasta 4 bits en cdigo binario BCD
directo (8-4-2-1)
Indica A>B, A=B y A<B
Varias unidades pueden ser conectadas en cascada para comparar nmeros
de cualquier nmero de bits sin necesidad de otras compuertas externas
Tecnologa: TTL Low Schottky (LS)
Voltaje de alimentacin: 4.75 V a 5.25 V
Encapsulado: DIP 16 pines

DIAGRAMA DE TERMINALES:

Figura 1. Terminales del circuito integrado 7485

TABLA DE VERDAD:

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DIAGRAMA ESQUEMTICO:

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COMPUERTA XOR 74LS86


CARACTERSTICAS:
4 compuertas XOR (Exclusive OR) de 2 entradas
Tecnologa: TTL Low Schottky (LS)
Voltaje de alimentacin: 4.75V a 5.25V
Encapsulado: DIP 14 pines

DIAGRAMA DE TERMINALES:

TABLA DE VERDAD:

DIAGRAMA ESQUEMTICO:

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2. Explique el funcionamiento de un Sumador binario paralelo de 4 bits

La operacin que realiza este circuito es la que se muestra en la figura 2. Para realizar una suma de
dos nmeros utilizando lgica positiva o activo alto, el acarreo de entrada debe tener un valor de 0
lgico. Las conexiones para realizarla se muestran en la figura 3. El circuito de la figura est
implementado utilizando el software Quartus II, al igual que los que se muestran en el resto del
documento. A partir de los siguientes circuitos, se crean smbolos para facilitar las conexiones y la
visualizacin de los mismos. Los detalles de la creacin y edicin de smbolos en Quartus II no se
presentan en este documento. Adems, el etiquetado en Quartus II de las terminales del circuito
7483 difiere un poco de las mostradas en el manual tcnico del mismo, sin afectar esto a su
funcionamiento.

Figura 2. Operacin realizada por el circuito integrado 7483

Figura 3.

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3. Explique el funcionamiento de un comparador de magnitud de 2 bits y de 4 bits

COMPARADOR DE DOS BITS:


Para unos operandos A y B de un bit se puede desarrollar un comparador de la siguiente
tabla:

COMPARADOR DE CUATRO BITS:

Este mdulo est diseado para poderse conectar con otros mdulos similares y as poder hacer
comparaciones tan grandes como se desee. ste compara 2 buses de 4 bits cada uno de ellos. Las
entradas pueden estar tanto en Binario como en cdigo BCD. El resultado lo muestra mediante 3
salidas, A mayor que B, A menor que B y A igual que B. Para poder expandir los buses de
entrada, las entradas Auxiliar se pueden conectar a otro mdulo como este. Si no se va a realizar
esta operacin la entrada auxiliar A igual que B se utilizar como bit de Habilitacin. El
funcionamiento interno de este componente est compuesto de 4 comparadores de 1 bit segn el
modelo COM-1

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4. Explique el funcionamiento de un circuito generador de paridad. Explique el caso de paridad


par o impar

Los generadores de paridad par son aquellos circuitos que generan un 0 cuando el nmero
de 1 en la entrada es par y un 1 cuando es impar, en el caso de dos bit, sera como se
muestra en la tabla de verdad:
Entradas Salidas
A B P I
0 0 0 1
0 1 1 0
1 0 1 0
1 1 0 1

P = paridad par, es decir un nmero de 1 par.


I = paridad impar, es decir un nmero de 1 impar.

Las funciones cannicas sern:

Cuya posible implementacin se muestra en la figura:

Figura 4 - Elaboracin propia

Supongamos que se desea transmitir un paquete de informacin compuesto por dos bits (A1
A0) y que el acuerdo preestablecido es la utilizacin de paridad par. En ese caso, la tabla de
verdad y el circuito correspondiente son los mostrados en la Figura 5:

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Siguiendo el mismo razonamiento, si el paquete de informacin a enviar debe contener tres


bits (A2 A1 A0), la tabla de verdad para el diseo del circuito sera la desarrollada en la
Figura 6:

Transmisin
Una vez generado el bit de paridad, se aade al paquete a transmitir tal y como se muestra
en la Figura 7:

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5. Explique el funcionamiento de un circuito detector de paridad

Siguiendo con el ltimo ejemplo, transmisin de un paquete de informacin compuesto por tres bits con
convenio de paridad par, la tabla de verdad correspondiente al circuito comprobador de paridad se presenta en
la Figura 8 junto con la funcin lgica y el diagrama lgico obtenido a partir de la misma.

Donde E = 1 indica que ha habido algn error en la transmisin, es


decir, ha detectado que el nmero de 1s recibido ha sido impar cuando
debera haber sido par segn el convenio preestablecido.

E = A2 A1 A0 BP

Figura 8.

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6. Presentar sus circuitos de simulacin.

CIRCUITO N1: Sumador binario

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CIRCUITO N2 Sumador restador:

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CIRCUITO N3: Comparador de 4 bits

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CIRCUITO N4: Generador/ Detector de paridad

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BIBLIOGRAFA Y ENLACES:
https://www.youtube.com/watch?v=UQgSXi9vPQQ
https://www.youtube.com/watch?v=5FVkE0L45Nw
https://ocw.ehu.eus/pluginfile.php/2700/mod_page/content/1/Tema_5/5_11.pdf
http://www.futurlec.com/74LS/74LS86.shtml
http://www.futurlec.com/74LS/74LS85.shtml
http://www.futurlec.com/74LS/74LS83.shtml

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