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UNIVERSIDADE CASTELO BRANCO

ESCOLA SUPERIOR DE GESTO E TECNOLOGIA


CURSO DE SISTEMAS DE INFORMAO 1 Perodo
Introduo Computao

ARQUITETURA RISC E CISC

Agnaldo Ferreira Moraes da Rocha


Rio de Janeiro, jun. 2012
AGNALDO FERREIRA MORAES DA ROCHA
Aluno do Curso de Sistemas de Informao da UCB

ARQUITETURA RISC E CISC

Trabalho apresentado como requisito parcial


para aprovao em A2 na disciplina de
Introduo Computao da UCB, sob a
orientao do Prof. Antnio Jos Dias da
Silva.

Rio de Janeiro, jun. 2012


AGNALDO FERREIRA MORAES DA ROCHA
Aluno do Curso de Sistemas de Informao da UCB

ARQUITETURA RISC E CISC

Trabalho apresentado Universidade Castelo Branco como requisito parcial para aprovao
em A2 na disciplina de Introduo Computao.

TERMO DE AVALIAO:

DATA DA AVALIAO: _____/_____/______

NOTA: _____________

Rio de Janeiro, jun. 2012


RESUMO

ROCHA, Agnaldo Ferreira Moraes da


Arquitetura RISC e CISC

Este trabalho abordar as diferenas entre as arquiteturas de processadores RISC


(Redudec Instruction Set Computer) e CISC (Complex Instruction Set Computer),
proporcionando diversos entendimentos como a relao custo/desempenho de uma mquina
ser a chave para a sua aquisio e o desempenho ser medido de vrios modos. As mquinas
CISC possuem instrues que fazem mais, podendo o tamanho da palavra de instruo variar
muito. Os modos de endereamento acabam favorecendo o trfego de memria. J as
mquinas RISC normalmente possuem uma palavra por instruo, o acesso memria ocorre
apenas via load-store e as instrues e os modos de endereamento so simples.
SUMRIO

1. INTRODUO......................................................................................................................6
2. ARQUITETURA RISC E CISC.............................................................................................7
2.1. CARACTERSTICAS....................................................................................................8
2.1.1. Arquitetura RISC.....................................................................................................8
2.1.2. Arquitetura CISC.....................................................................................................8
2.2. PRINCIPAIS DIFERENAS..........................................................................................9
2.3 VANTAGENS E DESVANTAGENS.............................................................................10
2.3.1. Vantagens...............................................................................................................10
2.3.2. Desvantagens.........................................................................................................10
4. CONCLUSO......................................................................................................................12
5. REFERNCIAS BIBLIOGRFICAS..................................................................................13
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1. INTRODUO

Grande parte dos microcontroladores est baseada na arquitetura CISC (Complex


Instruction Set Computer), que significa Computador com Conjunto de Instrues Complexo.
Uma CPU com esse tipo de arquitetura apresenta muitas instrues, sendo muitas delas
poderosas e especficas visando a realizao de algumas tarefas. As exigncias para um
programador so grandes, pois cada instruo se comporta de maneira especfica. Algumas
somente operam em determinados espaos de endereos ou registradores e outras somente
podem reconhecer certos modos de endereamento. Esta arquitetura se restringe a CPUs de
baixo desempenho, pois grande parte dos Circuitos Integrados (CI) gasta na implementao
da lgica de controle.
Nos processadores com arquitetura CISC, as instrues so guardadas em
microcdigos no processador, enquanto que nos processadores com arquitetura RISC so
fornecidas por software. O termo RISC (Reduced Instructions Set Computer), que significa
Computador com Conjunto de Instrues Reduzido, encontra-se espalhado pelos sistemas
dedicados, essas mquinas oferecem poucas instrues e, por isso, sua unidade de controle
mais simples permitindo que se logre uma melhor otimizao. O RISC apresenta alguns
benefcios como melhor desempenho, menores CI e quantidade de pinos, alm de um menor
consumo de energia.
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2. ARQUITETURA RISC E CISC

Desenvolvida pela IBM, nos anos 70, a tecnologia RISC (Reduced Instruction Set
Computing) baseou-se num conjunto reduzido de instrues simplificadas, definindo apenas
as mais utilizadas, todavia evitando utilizar microcdigos. As operaes enfatizam o uso de
registradores, sendo o acesso memria limitado a instrues do tipo load/store,
consequentemente o processador gastaria apenas um ciclo por instruo. Porm, havia
dificuldades na utilizao de programas complexos com um conjunto reduzido de instrues.
Este conjunto acabou incrementado com novas instrues, como as necessrias para trabalhar
com multiprocessamento, memria virtual, etc.
A tecnologia CISC (Complex Instrution Set Computing) uma linha de arquitetura de
processadores capaz de executar muitas instrues complexas diferentes. Os processadores
baseados nessa arquitetura possuem um conjunto de cdigos de instrues que so gravados
no processador, permitindo o recebimento das instrues do programa e as execute. Alm
disso, a arquitetura CISC, tpica de ambientes comerciais, no oferece a velocidade necessria
aos trabalhos com extensas utilizaes de nmeros e grficos. Diversos fatores que
contribuem para o aumento da velocidade de um processador RISC no so inerentes a esta
tecnologia, como uso de cache, pipeline de instrues e muitos registradores na CPU, sendo
que estes recursos tambm so usados em mquinas CISC.
Visando promover o uso da arquitetura CISC, algumas razes se destacam:
Reduo das dificuldades de escrita de compiladores;
Facilidade na deteco e correo de erros;
Reduo dos custos de desenvolvimento de software;
Melhor compactao do cdigo;
Reduo do custo global do sistema;
Reduo da diferena semntica entre linguagens de programao e mquina;
Reduo drstica do software do sistema;
Eficincia na execuo dos programas escritos em linguagens de alto nvel.
A transio de CISC para RISC revolucionou a arquitetura dos computadores, onde os
conjuntos de instrues foram mudados, sacrificando a compatibilidade binria para o
desempenho. Ao se reduzir o conjunto de instrues, o tamanho do chip em que o processador
cabia tambm foi reduzido, permitindo o aumento da velocidade do clock e que o processador
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fosse pipelineado, tornando desnecessria a existncia de uma unidade de controle micro-


codificada.

2.1. CARACTERSTICAS

2.1.1. Arquitetura RISC:

Instrues simples podem ser executadas em poucos ciclos;


Simplicidade pode minimizar o ciclo;
Uma mquina pipeline pode ter uma instruo completada a cada ciclo;
Instrues de tamanho fixo simplificam os mecanismos de busca e decodificao;
Restries podem incluir o incio de uma instruo sem a finalizao dos
resultados da instruo anterior;
Executar incondicionalmente a instruo sucessora de um salto;
Iniciar a instruo seguinte sem completar a carga de um registrador;
Busca prvia de instrues;
Execuo pipeline: incio da execuo de uma instruo antes da concluso da
anterior;
Operao superescalar: incio da execuo de mais de uma instruo
simultaneamente;
Saltos, armazenagem e cargas retardados: os operandos podem no estar
disponveis quando uma operao tentar acess-los;
Uso de janelas de registradores: capacidade de mudar o conjunto de registradores
da CPU com um nico comando, para aliviar a sobrecarga com chamada e retorno
de sub-rotinas.

2.1.2. Arquitetura CISC:

Instrues complexas capazes de executar muitas operaes;


A complexidade na execuo de uma instruo pode durar muitos ciclos e cada
instruo dura um nmero de ciclos diverso;
Devido complexidade das instrues torna-se difcil implantar conceitos como o
pipeline;
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O tamanho varivel das instrues e as vrias formas de endereamento requerem


unidades de busca e decodificao bastante complexas;
As mquinas deste tipo de arquitetura tm como meta: fazer do seu jeito;
Devido existncia de diversos modos de endereamento, muitos clculos so
necessrios para determinao dos operandos;
Por utilizar instrues capazes de executar vrias operaes, o trfego de
instrues entre CPU e memria tende a ser pequeno;
O trfego de dados em uma mquina CISC tende a ser equivalente ao de uma
mquina RISC.

2.2. PRINCIPAIS DIFERENAS

A principal diferena entre a arquitetura RISC e CISC est na quantidade de instrues


que o processador possui. A tecnologia RISC possui poucas instrues e ao executar as mais
complexas, as quebram em outras mais simples e consequentemente as executam de maneira
mais rpida, consumindo pouca energia. J a CISC, vem com muitas instrues
implementadas e normalmente no necessitam quebrar as instrues complexas em outras
simples.
A tabela abaixo apresenta uma comparao entre as arquiteturas RISC e CISC:

RISC CISC
Instrues simples e em nmero reduzido Muitas instrues complexas
Instrues de tamanho fixo Instrues de tamanho varivel
Poucos modos de endereamento Muitos modos de endereamento
Apenas instrues load/store podem acessar a Muitas instrues podem acessar a memria
memria
Mltiplos conjuntos de registradores nico conjunto de registradores
Complexidade no compilador Complexidade no cdigo
Trs operandos de registradores permitidos Um ou dois operandos de registradores
por instruo permitidos por instruo
Passagem eficiente de parmetros por Passagem de parmetros ineficiente atravs
registradores no processador da memria
Instrues de um nico ciclo Instrues de mltiplos ciclos
Instrues executadas pelo hardware Instrues interpretadas pelo microprograma
Altamente pipelined Pouco ou nenhum pipelined
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2.3 VANTAGENS E DESVANTAGENS

2.3.1. Vantagens:

Velocidade:

Devido a tecnologia pipelined, os processadores RISC atingem de 2 (duas) 4 (quatro)


vezes o desempenho dos processadores CISC, usando tecnologia semicondutor equivalente e
os mesmos valores de clock.

Simplicidade do hardware:

Os processadores RISC trabalham com instrues simples, utilizam um espao menor


no processador e as funes extras como unidade aritmtica e circuito de gerenciamento de
memria podem pertencer ao mesmo processador.

Instrues de mquina simples:

Instrues construdas para um processador RISC so simples e pequenas,


aumentando o seu desempenho.

2.3.2. Desvantagens:

Qualidade de cdigo:

O desempenho de um processador RISC depende diretamente do cdigo gerado pelo


programador. No caso de um algoritmo mal desenvolvido, o processador pode gastar um
tempo maior na execuo das instrues.

Expanso do cdigo:
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Como a arquitetura CISC trabalha com instrues nicas que possuem aes
complexas e a estrutura RISC trabalha com instrues, a transio de um cdigo entre as duas
estruturas pode acarretar problemas. Um cdigo originalmente compilado para uma mquina
CISC pode ter seu tamanho expandido consideravelmente quando recompilado para uma
mquina RISC.

Projeto de sistema:

A arquitetura RISC requer sistema de memria rpida para alimentar suas instrues e,
na maioria dos casos, sistemas baseados nessa arquitetura costumam apresentar grande
quantidade de memria Cache interna, encarecendo o projeto.

Portanto:

RISC CISC
Simplicidade Singularidade
Processadores mais baratos Processadores mais caros
Velocidade Complexidade
Maior nmero de dispositivos necessrios Executa imensas funes diferentes
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4. CONCLUSO

Diante do exposto neste trabalho, conclui-se que a arquitetura RISC constituda por
um conjunto de instrues simples, que contm sempre um nico tamanho e uma nica forma
de serem executadas, onde as instrues so executadas atravs de um nico ciclo, permitindo
que o processador execute vrias instrues ao mesmo tempo, proporcionando aos
processadores maior velocidade, devido a tecnologia denominada Pipelined, que uma
tcnica que permite ao hardware executar e processar vrias instrues ao mesmo tempo, no
precisando esperar o trmino de uma instruo para executar a outra. A arquitetura RISC
caracteriza-se por sua estrutura dinmica, simples, objetiva e de grande velocidade, pois
trabalha com um conjunto de instrues curtas e simples, alcanando grande performance,
que faz com que suas aplicaes tenham grande potencial em Sistemas de Rede, Internet e
Bancos de Dados. Esse fato somente se torna possvel, devido ao seu conjunto reduzido de
instrues, referente ao numero de ciclos de clock que o processador leva para executar entre
uma instruo e outra, permitindo a seleo e a execuo dessas instrues de forma paralela.
Mas toda arquitetura tem suas vantagens e desvantagens. Se de um lado, essa arquitetura
apresenta muitas qualidades, por outro pode se transformar num sistema de baixa performance
se no for projetado de forma correta. Os cdigos devem ser bem construdos e codificados
para alcanar um alto desempenho. As mquinas baseadas nessa arquitetura conquistam cada
vez mais o mercado de alto nvel, sendo responsvel por grande parte dos sistemas de grande
porte mundiais. A arquitetura CISC era dominante inicialmente, mas devido a melhoria das
memrias, as vantagens da CISC se perderam. Uma vez que RISC facilita a melhoria das
CPUs, ela torna-se a base de todas as CPUs Modernas.
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5. REFERNCIAS BIBLIOGRFICAS

SILVA, Hlcio Wagner da. Arquitetura de Computadores - Arquitetura RISC. Disponvel em:
<http://www2.ufersa.edu.br/portal/view/uploads/setores/110/arquivos/Arquitetura%20de
%20Computadores/RISC.pdf> Acesso em: 23 maio 2012.

MORIMOTO, Carlos E. Processadores RISC X Processadores CISC. Disponvel em:


<http://www.hardware.com.br/artigos/risc-cisc> Acesso em: 23 maio 2012.

MATTOS, Ndia Pdua de; RASKIN, Sara Fichman. Um comparativo RISC x PC: Aspectos
da Arquitetura de Processadores RISC. Disponvel em:
<http://www.batebyte.pr.gov.br/modules/conteudo/conteudo.php?conteudo=1259> Acesso
em: 24 maio 2012.

VONNATURAUSTREVE, Carlos Henrique. CISC vs. RISC. Disponvel em:


<http://0fx66.com/blog/hardware/cisc-risc> Acesso em: 24 maio 2012.

MARCON, Csar Augusto Missio. Arquitetura de Computadores: Arquiteturas RISC e CISC.


Disponvel em: <http://pt.scribd.com/doc/78814940/APOSTILA-ARQUITETURA-RISC-E-
CISC-NOCOES-BASICAS> Acesso em: 25 maio 2012.

INFORMTICA, ClipaTec. Arquitetura CISC vs. RISC. Disponvel em:


<http://clipatecinformatica.blogspot.com.br/2010/12/arquitetura-cisc-vs-risc.html> Acesso
em: 25 maio 2012.