SISTEMAS DE INTERCONEXION INTERNA (BUSES)

INTRODUCCIN

La familia de ordenadores PC interconexiona toda la circuitera de control

interna mediante un diseo de circuito, conocido con el nombre de bus.
El bus representa bsicamente una serie de cables mediante los cuales
pueden cargarse datos en la memoria y desde all transportarse a la CPU. Por
as decirlo es la autopsia de los datos dentro de la PC ya que comunica todos
los componentes del ordenador con el microprocesador.
1. DEFINICION:

- El bus se controla y maneja desde la CPU.

- Un bus es en esencia una ruta compartida que conecta diferentes partes del
sistema como el procesador, la controladora de unidad de disco, la memoria y
los puertos de entrada, salida, permitindoles transmitir informacin.

2. JERARQUIA DE BUSES

BUSES DEL SISTEMA

- En arquitectura de computadoras, el bus es un sistema digital que transfiere

datos entre los componentes de un ordenador o entre ordenadores.
- Estn formados por cables o pistas en un circuito impreso, dispositivos como
resistencias y condensadores adems de circuitos integrados.
- En definitiva cualquier perifrico o dispositivo del ordenador se comunica a
travs de este elemento.
- Las seales digitales que se trasmiten son de datos, de direcciones o seales de
control.
- Por cada lnea se transmite un bit (0,1) en cada ciclo de reloj.

Tienen las siguientes caractersticas:

Ancho de la ruta de datos: Es la cantidad de bits que puede transportar de

forma simultnea.
Velocidad de reloj: Es la cantidad de grupos de datos por segundo que se
pueden enviar por la ruta de datos.
Ancho de banda: Es la cantidad de bits por segundo que puede transmitirse. Es
el ancho de ruta multiplicado por la velocidad del reloj.

3. ESTRUCTURA DE UN BUS

El bus de sistema est constituido usualmente, por entre 50 y 100 lneas. A cada
lnea se le asigna un significado o una funcin particular. Aunque existen
diseos de buses muy diversos, en todos ellos las lneas se pueden clasificar en
tres grupos funcionales, lneas de datos, de direcciones y de control.
Adems pueden existir lneas de alimentacin para suministrar energa a los
mdulos conectados al bus.

3.1 LA LNEA DE DATOS

 Proporciona un camino para trasmitir datos entre los mdulos de sistema. El
conjunto constituido por estas lneas se denomina bus de datos; que
generalmente consta de 8, 16 o 32 lneas distintas, cuyo nmero de lneas se
conoce como anchura del bus de datos.

Llevan datos y tambin comandos para los dispositivos de entrada y

salida.
Su amplitud influye en el rendimiento del bus.
Relacionado con el tamao de palabra del sistema.

3.2 LAS LNEAS DE DIRECCIN

Se utilizan para designar la fuente o el destino del dato situado en el bus de

datos.

Llevan direcciones de memoria en acceso a memoria, o permiten

seleccionar un dispositivo conectado al bus.
Su amplitud determina el espacio de direcciones tanto de memoria como
entrada y salida.

3.3 LAS LNEAS DE CONTROL

Se utilizan para controlar el acceso y el uso de las lneas de datos y de

direcciones.

Las seales de control transmiten tanto ordenes como informacin de

temporizacin entre mdulos del sistema.
Las seales de temporizacin indican la validez de los datos y las
direcciones.

Son seales de control de acceso y uso del bus.

Arbitraje del bus.

Sincronizacin de las comunicaciones.
Reloj del sistema.

4. TIPS DE SEALES DE CONTROL:

 Write: escritura. indicar una escritura tanto en memoria como en un
dispositivo e/s.
Read: lectura. Indicar una lectura tanto en memoria como un dispositivo e/s.
BusRequest: Seal de solicitud de uso del bus.
BusGrant: Seal que indica que se cede el bus a un dispositivo o que el bus
est ocupado.
InterruptRequest: seal de solicitud de interrupcin a un dispositivo.
InterruptAcknowledge: seal de reconocimiento de que se ha producido una
interrupcin.
Ack: seal de reconocimiento de transferencia de datos, o de cesin del uso
del bus, etc.
Clock: eal de reloj del bus (en buses sncronos).
Reset: seal que llama al reinicio de todos los dispositivos.

5. PROTOCOLOS DE USO DEL BUS:

Son necesarios para:

Sincronizar la comunicacin entre dispositivos con diferentes caractersticas de
transmisin.
Arbitrar la lucha que pueden emprender varios dispositivos por acceder al uso
del bus.

6. TIPOS DE DISPOSITIVOS:

Maestros: pueden iniciar una transaccin de bus (tambin pueden actuar como
esclavos).
Esclavos: se activan cuando recibe una peticin del bus.

6.1 Clasificacin por su transmisin

Segn el modo de transmitir la informacin.

Bus unidireccional: Es aquel en donde la informacin ya en una sola

direccin. Ejemplo: desde la CPU a la memoria.
Bus bidireccional: Los datos se mueven en ambas direcciones.
Ejemplo: CPU y Chipset, Chipset y memoria.
Bus serie: La comunicacin se efecta en ambas direcciones, pero con la
diferencia de ser bit a bit.
Bus paralelo: En este caso, los datos se transmiten a travs de varias
lneas a la vez.

6.2 Clasificacin por funcin

Segn la funcin que realizan.

 Bus de direcciones: Es el que emplea el micro para seleccionar la direccin
de memoria o el dispositivo de I/O con l se va a comunicar. Es del tipo
unidireccional.
Bus de datos: Es por donde el micro intercambia los datos con el elemento
seleccionado por el bus de direccin. Es bidireccional.
Bus de control: Es por el que circulan las seales auxiliares de gobierno y
sincronizacin del sistema (seal de reloj, seal de reset, seales de lectura
y escritura en memoria, etc.).

6.3 Clasificacin por conexin

Segn los dispositivos que se conecten.

Bus de la CPU o FBS: Es el que se comunica el micro con el chipset norte.

Bus de expansin o ampliacin: Son los que unen las ranuras de expansin
co el chipset sur (Isa, Pci, Agp).
Bus de perifricos: Son los que permiten la comunicacin entre el micro y
los distintos perifricos (Scsi, Usb, Firewire).

7. CARACTERSTICAS DE LOS BUSES

PARALELISMO DEL BUS

Normalmente, el bus paralelo tiene un ancho de palabra que coincide con el

ancho de la informacin a transmitir.

- El bus multiparalelo
Consiste en utilizar los mismos tilos para enviar, en momentos distintos,
informaciones distintas.
- El bus serie
Est formado nicamente por un par de hilos, por los que circula la
informacin bit a bit.

7.1 FUNCIN
o Los buses especfico, dedicados cada uno a una funcin permiten un
diseo sencillo, y que la capacidad de transferencia total sea mayor.
o Los buses de carcter general reducen el nmero de hilos que llegan a la
CPU, por lo que es especialmente til para microprocesadores.

7.2 CICLO DE FUNCIONAMIENTO

- Bus de ciclo completo

En un bus de estas caractersticas todas las fases a realizar se efectan una detrs
de otra, sin ningn espacio entre ellas.
 - Bus de ciclo partido o de paquetes

El tiempo de ciclo partido se divide en una serie de ranuras, cada una de las
cuales permite enviar un mensaje. Estas ranuras pueden teer duracin fija y
predefinida, y en caso de utilizarse una seal de reloj, es sncrona.

TRANSFERENCIA EN CICLO COMPLETO

Transferencias sncronas y asncronas

- Lectura sncrona. El maestro pone en el bus la direccin deseada, y supone que

el esclavo, a su vez, pone el dato en el bus en el tiempo T, momento en que el
maestro lo toma.
- Escritura asncrona. El maestro pone en el bus la direccin y el dato, y supone
que el esclavo toma esta informacin antes de cierto tiempo T.
- Lectura asncrona. El maestro pone en el bus la direccin deseada, y se queda
esperando hasta que el esclavo conteste, confirmando que ha puesto el dato en
el bus, o bien hasta que la espera sobrepase determinado tiempo, en cuyo caso
se genera una seal de error.

TRANSFERENCIA EN CICLO PARTIDO

La transferencia la inicia un maestro, empelando una de las ranuras del bus, y la finaliza
el esclavo, empleando otra ranura.

- Lectura sncrona. Esta lectura se compone de dos ranuras. En la primera, el

maestro enva la orden de lectura.

As como la direccin deseada. Un cierto tiempo despus, cuando dispone del dato
pedido, el esclavo solicita otra ranura, para evitar el dato.

- Escritura asncrona. En una nica ranura el maestro enve el dato y la direccin.

- Lectura asncrona. La lectura asncrona puede ser igual a la sncrona anterior, en
algunos casos se utiliza una ranura adicional para comprobar que la direccin es
correcta o se ha generado un error.
- Escritura asncrona. Se utiliza una ranura para que el maestro enve la direccin
y el dato, y una segunda ranura para que el esclavo confirme que ha realizado la
operacin de escritura.

JERARQUA DE BUSES

Si en un computador actual conectramos todos los dispositivos a un mismo bus,

tendramos dos problemas:

Disminucin el rendimiento global del sistema.

El bus debe ser largo y esto aumenta los retardos de propagacin de las seales. El bus
se convierte en el cuello de botella del sistema.
 Incompatibilidad de los distintos dispositivos con el bus (cada fabricante disea
sus propios buses e interfaces optimizados para la funcin que tengan que
cumplir).

Por qu es necesaria la jerarqua de buses?

La diferencia de velocidad de los dispositivos afecta negativamente al

rendimiento global.
Los buses pueden actuar de cuello de botella si la demanda de la
transferencia es mayor que la capacidad del bus.
Existe un mayor retardo de propagacin.

Ventajas de las jerarquas de buses:

El bus local entre el procesador y la cach asla el trfico de E/S del procesador.
Se puede transferir informacin entre la memoria y la E/S sin interrumpir la
actividad del procesador.
El bus de expansin reduce el trfico en el bus del sistema.

8. ELEMENTOS DE DISEO DE UN BUS

Protocolo o mtodo de arbitraje
Tipos de buses
Temporizacin
8.1 Protocolo o mtodo de arbitraje
Protocolos de arbitraje
- La funcin de estos protocolos es garantizar el acceso al bus sin conflictos
cuando existen varios dispositivos que pueden actuar como master.
- Existen dos tipos de protocolos:
A. Centralizados: cuando hay un master principal, denominado rbitro, que
controla el acceso del bus.

- Protocolo en estrella (centralizado)

Cada master se conecta al rbitro mediante dos lneas individuales:

BUS REQUEST (REQ): Lnea de peticin del bus.

BUS GRANT (GNT): Lnea de concesin del bus.
- Protocolo dasisy chain de 2 hilos (centralizado)

Tenemos dos lneas de arbitraje comunes:

BUS REQUEST (REQ): Lnea de peticin del bus.

BUS GRANT (GNT): Lnea de concesin del bus.
 El master que requiere el control del bus activa REQ. El resto de masters
propagan esta seal hasta el rbitro.

- Protocolo de 3 hilos (centralizado)

Tenemos tres lneas de arbitraje:

BUS REQUEST (REQ): Lnea de peticin del bus.

BUS GRANT (GNT): Lnea de concesin del bus.
BUS BUSY (BSY): Lnea de bus ocupado.

La lnea BSY se activa siempre que un master tiene el control del bus.
Un master solicita el control del bus activando REQ.

- Protocola de 4 hilos (centralizado)

Tenemos cuatro lneas de arbitraje:

BUS REQUEST (REQ): Lnea de peticin del bus.

BUS GRANT (GNT): Lnea de concesin del bus.
BUS BUSY (BSY): Lnea de bus ocupado.
BUS ACKNOWLEDGE (ACK): Lnea de confirmacin.
El funcionamiento de este protocolo es como rl de tres hilos. La diferencia est
en que se puede solapar la transferencia del ciclo actual con el arbitraje del
ciclo siguiente.
B. Distribuidos: cuando el control de acceso al bus se lleva a cabo entre todos los
posibles masters de manera cooperativa.
- Protocolo de cdigos de identificacin (distribuido)

Cada master tiene un cdigo de identificacin de n bits (nmero mximo de

posibles masters 2n) que vuelca en las lneas si quiere tomar el control del bus.

Cada lnea de identificacin tiene asignada una prioridad, de manera que si

varios masters activan sus lneas simultneamente, gana el de mayor prioridad.

Un master que quiera tomar el control del bus deber activar su lnea y comprobar el
estado de las dems.

- Protocolo de cdigos de identificacin (distribuido)

Cada master tiene un cdigo de identificacin de n bits (nmero mximo de

posibles masters 2n) que vuelca en las lneas si quiere tomar el control del bus.

Un master que quiera tomar el control del bus deber escribir su cdigo en las n
lneas de arbitraje y comprobar el estado de las dems.

Si compiten varios masters por el bus, gana el de mayor cdigo de identificacin.

8.2 Tipos de buses

- Bus PCI

Un Peripheral Component InterConect (PCI, Interconexin de Componentes

Perifricos) consiste en un bus de ordenador estndar para conectar
dispositivo perifricos directamente a su placa base. Estos dispositivos pueden
ser circuitos integrados ajustados en sta (los llamados dispositivos planares
en la especificacin PCI) o trajetas de expansin que se ajustan en conectarse.

El bus PCI permite configuracin dinmica de un dispositivo perifirco. En el

tiempo de arranque del sistema, las tarjetas PCI y el BIOS interactan y
negocian los recursos solicitados por la tarjeta PCI.

- PCI EXPRESS

Anteriormente conocido por las siglas3GIO, 3rd Generacin I/O. Es un nuevo

desarrollo del bus PCI que usa los conceptos de programacin y los estndares
de comunicacin y los estndares de comunicacin existentes, pero se basa en
un sistema de comunicacin sera muchos ms rpido. No es todava
suficientemente rpido para ser usado como bus de memoria. Es percibido
como un estndar de las placas base para PC, especialmente en tarjetas
grficas.

CONECTORES PCI

Por lo general, las placas madre cuentan con al menos 3 o 4 conectores PCI,
identificables generalmente por su color blanco estndar.
La interfaz PCI existe en 32 bits con un conector de 124 clavijas o en 64 bits
con un conector de 188 clavijas. Tambin existen dos niveles de sealizacin
de voltaje:
3,3 V para los ordenadores porttiles
5 V para los equipos de escritorio
El voltaje sealizado no es igual al voltaje de la fuente de alimentacin de la
placa madre, sino que es el umbral de voltaje necesario para el cifrado
digital de los datos.

Existen 2 tipos de conectores de 32 bits:

Conector PCI de 32 bits, 5 V:

Conector PCI de 32 bits, 3,3 V:

Existen 2 tipos de conectores de 64 bits:

Conector PCI de 64 bits, 5 V:

Conector PCI de 64 bits, 3,3 V:

Caractersticas:
 Est aislado del bus del sistema pero permite a los perifricos acceder a la
memoria ram.
Bus de datos de 32 bits a 32 bits a 33 Mhz en su versin 1.0
La velocidad del bus se mantiene constante respecto al micro.
Aparece la tecnologa P&P.
Permite compartir interrupciones de perifricos.
Permite a los dispositivos realizar transferencias entre ellos y la memoria sin
utilizar al microprocesador.
Es el usado actualmente.
Permite 5 o ms conectores en placa.
En su versin 2.2 el ancho del bus es de 64 bits con 66 Mhz de reloj.
Existen variantes con mayor tasa de transferencia, PCI-X y PCI Express.
- Bus AGP

AGP Accelerated Graphics Port (puerto de grficos acelerado, en ocasiones

llamado Advanced Graphics Port, Puerto de grficos avanzado)

AGP se utiliza exclusivamente para conectar trajetas grficas, y debido a su

arquitectura solo puede haber una ranura. Dicha ranura miedo unos 8 cm y se
encuentra a un lado de las ranuras PCI.

La tecnologa AGP, creado por Intel, tiene como objetivo fundamental el

nacimiento de un nuevo tipo de PC, en el que se preste especial atencin a dos
facetas: grficas y conectividad.

Caractersticas

Mejora el rendimiento del sistema proporcionando un camino de alta

velocidad entre la controladora grfica del PC y la memoria del sistema.
Frecuencia de hasta 66 Mhz y bus de datos de 32 bits.
Transferencia mxima de 528 MB/s.
El Bus AGP slo permite la conexin de dos dispositivos: el chipset y el chip
grfico.
La memoria AGP es asignacin dinmica de reas de la DRAM del sistema,
con lo cual el chip de grficas puede acceder rpidamente.

- BUS ISA (arquitectura estndar de la industria)

Apareci en 1981 con PC XT fue un bus de 8 bits con una velocidad de reloj de
4,77 Mhz.

En 1984, con la aparicin de PC AT (el procesador Intel 286), el bit se expandi a

un bus de 16 bits y la velocidad de reloj pas de 6 a 8 Mhz y finalmente a 8,33
Mhz.
 El bus ISA admiti el bus maestro, es decir, permiti que los controladores
conectados directamente al bus se comunicaran directamente con los otros
perifricos sin tener que pasar por el procesador.

Caractersticas:

Se usa en los PC con los micros 286 y su modelo AT.

Bus de direcciones de 24 bits y de datos 16 bits.
Frecuencia de funcionamiento de 4,77 y 8,3 Mhz.
Problemas con algunos dispositivos, tarjetas grficas, discos duros,
tarjetas de red.

- Bus SCSI

Una ventaja del bus SCSI frente a otros interfaces es que los dispositivos del bus
se direccionan lgicamente en vez de fsicamente.

Propsitos:

El direccionamiento lgico elimina la sobrecarga que el host podra tener en

manejar los aspectos fsicos del dispositivo como la tabla de pistas daadas.
El controlador SCSI lo maneja.
Elimina cualquier limitacin que el pc-Bios imponga a las unidades de disco.

- Bus MCA (arquitectura de micro canal)

Es un bus exclusivo mejorado diseado por IBM en 1987 para utilizar en su
lnea de equipos PS/2.
Este bus de 16 a 32 bits no era compatible con el bus ISA y poda alcanzar un
rendimiento de 20 Mb/s.
-
- Bus EISA (arquitectura estndar industrial extendida)

El bus EISA utilizaba conectores cuyo tamao era la mitad del conector ISA pero
con 4 filas de contactos en lugar de 2, para direccionar 32 bits.

Los conectores EISA eran ms profundos y las filas de contactos adicionales se

encontraban ubicados debajo de las filas de contactos ISA. Por lo tanto, era
posible conectar una tarjeta de expansin ISA en un conector EISA.

Caractersticas del Bus MCA y EISA

Usados en los equipos 386.

Bus de datos de 32 bits.
Velocidad del reloj de 8,3 Mhz para EISA y 10 Mhz para MCA, con
transferencia de 20 Mhz/seg.
El primero era de IBM y el segundo compatible con Isa.
Las tarjetas y los buses incluyen electrnica adicional para ayudar a la
CPU en su trabajo.
 Los perifricos eran caros y no tuvo xito.
- Bus VLB

El bus VLB es un bus de 31 bits inicialmente diseado para permitir un ancho de

banda de 33 Mhz (el ancho de banda del primer PC 486 en aquel momento).

- Bus Local VESA

Nace cuando aparece Windows y su Interfaces grficas.
Acoplado directamente a la CPU, con su mismo bus de datos.
Velocidad de reloj de 33 Mhz. Para los 486.
Nace por necesidad de acelerar los grficos.
Poco xito debido a la tecnologa de los nuevos modelos de 486 y la
aparicin de los buses PCI.

ANEXOS

Transferencias
sncronas y
asncronas
Ventajas de las jerarquas de buses:

Jerarqua de bus antigua

Jerarqua de bus actual